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DSP高速采样设计的选型问题

Other Parts Discussed in Thread: TMS320C6748

设计需求:

采样率为5M,由外部的ADC芯片完成AD转换,CLK由DSP产生,DSP采集完数据后需要存储在外部的SRAM中,即200ns内完成从ADC的取数及向SRAM中写数。

疑问:

1.PWM产生CLK,同时接在中断引脚,上升沿的时候进入中断取数存数,响应中断的时间大概多长时间?

2.响应中断的时间+取数+SRAM中写数据的时间是否在200ns内可以完成。