Signal Integrity 高速互联设计

TI Retimer产品电路设计与配置指导

2018-03-04T20:52:00Z

Other Parts Discussed in Post: DS125DF1610, DS125DF111

作者：Wanda Wang 华南区模拟工程师

在高速信号电路设计中，TI的信号调理产品被广泛使用。其中retimer类产品涉及到寄存器配置，因此相比较而言，它的使用最为复杂。本文将以DS125DF1610为例，具体讲解retimer类产品的电路设计与寄存器配置。

下图是DS125DF1610产品资料中的典型应用图。

硬件电路设计可以概括为四个关键部分：

1. 电源：TI的retimer产品供电方式都非常简单，一般只需2.5V单电源，像DS125DF111还可以支持单3.3V供电。从下表可以看到，retimer对电源噪声性能要求不高，通常情况下可以采用DC/DC电源方案，在供电管脚增加适当的滤波电容即可。

另外，电源选型时还需要注意功耗问题，在芯片资料中都会给出各种功能组合下的功耗，那么我们就可以根据实际应用计算出最大的功耗，作为电源方案选择的一个参考标准。

2. 时钟：外部参考时钟主要是给retimer内部VCO提供一个校准的参考，它只要求频率的精度在+/-100ppm范围之内即可，而对phase noise没有特别的要求。需要注意的是不同的retimer支持的时钟频率和电平有区别。像DS125DF1610可以支持25 MHz，125 MHz和312.5MHz的单端或差分输入，而大部分10G retimer，比如DS125DF111只支持25MHz的单端输入。设计时需要根据数据手册来进行选择。

3. AC耦合电容：高速信号传输通常需要做AC耦合，考虑到布板的方便性以及信号的完整性，TI部分retimer产品在芯片内部会集成该耦合电容，这个需要设计时从产品手册上去确认，避免遗漏或者重复添加。

4. I/O口耐压：如前面所讲，TI retimer一般都是2.5V单电源供电，因此需要注意它的I/O口耐压问题。为了方便与板上主控芯片的对接，retimer内部对I2C，RESET和INTERRUPT口做了特殊处理，都允许直接上拉到3.3V，这个可以从典型应用图上看到。而其他I/O口就需要注意不能超过电源供电电压。

高速信号电路设计还有一个非常重要的地方就是PCB layout，它直接影响信号传输中的性能。在layout时，我们需要注意：

信号、电源和地层的合理分配，信号尽可能的远离噪声源；
保持高速差分线的对称，以及阻抗控制在100Ω±5%以内；
避免差分线的剧烈弯折，使用45°或者曲线弯折；
保证不同差分线对间的skew匹配。
沿信号路径，避免参考平面的不连续而引起阻抗的变化，注意电流返回路径；
AC耦合电容最大选择0402封装，尽可能的保证走线宽度一致，尽量减少过孔数量；
选择的连接器要能满足最高速率性能要求。

在做电路设计时，只要注意到上面提到的这些地方，应该就可以保证芯片正常上电工作和传输链路上信号的性能，接下来我们需要做的是寄存器配置。需要注意，上电后系统最佳的配置顺序是先ASIC，后retimer。这是因为如果retimer先于ASIC 配置，那么这时ASIC高速I/O口发送的数据不稳定，而retimer只要检测到有信号后，就会尝试去锁定，此时自适应出来的参数就不是最优的。

下面还是以DS125DF1610为例，假设外部采用125MHz的参考时钟，系统需要兼容12.5Gbps和6.25Gbps速率，下表就是我们常用到的配置流程。

在讲解retimer配置的具体步骤之前，需要了解什么是掩码方式写入。因为在配置寄存器时，只能对需要配置的bit位进行修改，而其他bit位要保持默认值不变。

以step 2为例，需要对寄存器0x02进行掩码为0x60的写入操作，写入值为0x20。首先，掩码0x60展开后只有bit 5和6为1，也就是说我们只能修改寄存器0x02的bit 5和6，写入的值为数据0x20相对应的bit位值，而寄存器其他bit位要保持出厂默认值不变。

下面将详细说明每步配置的作用。

Step 1：retimer内部寄存器一般分成两类:shared寄存器和channel寄存器。像retimer的一些全局信息，比如chip ID，外部参考时钟的选择等等都在shared寄存器里。因此在配置之前，要清楚将要操作的是哪类寄存器。寄存器0xFF的bit 0就是进行选择。

Step 2：在step 1中已经选定操作的是shared寄存器，所以接下来对0x02寄存器的操作就是选择外部参考时钟，根据datasheet给出的值选中即可。

Step 3~5：一般shared寄存器需要操作的就是选择参考时钟，其它的配置都在channel寄存器中。首先Step 3选中channel寄存器，step 4和5选择哪些channel将同时被修改。如果所有channel采用相同配置，最简便的方法就是将0xFF的bit 1置为1，那么将会以广播的方式修改所有通道，而不用再去配置channel选择寄存器。

Step 6：配置channel寄存器前，将CDR置于复位状态，以保证配置没有完成之前，retimer不会尝试去锁定。

Step 7：CDR锁定速率有两种配置方式。如果系统速率是常见的标准速率，比如下表中列举的值，那么我们直接选择相应的寄存器值即可。但如果不是标准速率，比如11.3Gbps，那么我们就需要采用手动计算VCO工作频率，具体步骤可以参考DS125DF1610产品资料的8.3.2章节。

Step 8：根据CDR锁定时CTLE和DFE自适应算法的区别，通常有四种工作模式可选。如下表，可以根据调试情况，通过寄存器0x31选择其中一种。

四种模式具体区别如下：

Mode 0：手动模式，CTLE和DFE均需要手动设置；
Mode 1：CTLE自适应，而DFE需要手动设置；
Mode 2：CTLE首先自适应到一个最优的设置，然后DFE再自适应调整；
Mode 3：CTLE首先自适应到一个最低要求的水平，然后DFE自适应到最佳设置，最后CTLE再重新自适应到最佳的水平。

Step 9：根据上一步选择的工作模式确定是否需要使能DFE。

Step 10~15：高速接口都是只有接收侧参数可以自适应，发送侧参数需要手动设置。Step 10到15就是用于配置retimer发送信号幅度，加重和FIR滤波器。

Step 16：释放CDR复位。

通常情况下，完成上面的配置后，retimer就可以正常锁定工作。如果测试中链路上有误码的话，则需要根据实际情况去优化各个参数。

References

[1] DS125DF1610 datasheet (SNLS482B)

[2] TI高速互联设计系列博客http://www.deyisupport.com/blog/b/signal_integrity_/default.aspx

TI 高速信号调理产品选型指导

2018-03-04T20:48:00Z

Other Parts Discussed in Post: DS250DF810, DS100KR800, DS80PCI402

作者：Wanda Wang 华南区模拟工程师

随着通信容量的提升，设备端口支持的速率越来越高，从4G时代常见的单口10Gbps和25Gbps*4，到5G时代即将会部署的单口25Gbps，甚至50Gbps，以及56Gbps*8的400G应用。这必将对电路的设计提出了更高的要求。为了补偿高速信号在PCB板上的损耗，提升信号的质量，通常会在链路中加入高速信号调理的芯片。

TI作为全球领先的模拟半导体解决方案厂商，一直以来在高速信号调理产品上不断的投入，从早期的2.5Gbps产品，到当前大量使用的单通道10Gbps和25Gbps产品，以及后续的56Gbps产品，都有相应的解决方案。TI的产品型号众多，在日常的支持工作中，作者发现许多工程师对该类产品的选型不太熟悉，本文将从多个角度来介绍该类产品的选型。

首先从功能上看，我们引入高速信号调理的方案，目的是为了解决高速信号传输过程中引入的插损(Insertion Loss)，抖动(Jitter)，串扰(Crosstalk)和反射(Reflection)。根据这些功能需求，TI产品分为三大类：

Repeater：补偿插损
Retimer：在repeater的基础上，内部加入CDR，可以优化信号抖动
Advanced Retimer：在Retimer的基础上，引入DFE功能，可以解决串扰和反射的问题

从产品的命名上可以分辨出产品的类别，以DS100为例：repeater产品命名为DS100BR410，retimer命名为DS100RT410，advanced retime命名为DS100DF410。

实际应用中该选哪类产品，需要根据系统走线以及信号性能要求去做评估。如果前期不好做出决策的话，建议先按照功能最强大的DF系列来做设计。通常三个系列有管脚兼容的替换产品，后续可以根据调试情况再定。

其次，选择正确速率的产品非常重要，特别是带有CDR的产品，它并不能连续支持所有的速率，因此一定要根据实际需求确定好产品型号。

对于repeater类产品，它可以支持最高速率以下的连续速率。所以选型时，只要保证芯片支持的最高速率不小于实际速率需求即可。

系列	最高速率(bps)
DS100	10.3125G
DS125	12.5G
DS280	28G

Retimer类产品受到内部CDR的VCO频率范围限制，只能支持部分范围的连续速率，以及下表列出的子速率，而无法向下兼容所有连续速率。

系列	连续速率范围(bps)	子速率
DS100	10.3125G	/2, /4, /8
DS110	8.5~11.3G	/2, /4, /8
DS125	9.8~12.5G	/2, /4, /8
DS250	20.6~25.8G	/2, /4
DS280	20.2~28.4G	/2, /4

比如需要同时支持25.78Gbps和10.3125Gbps，就可以选择DS250DF810。其中25.78Gbps速率落在连续支持的范围，10.3125Gbps则可以用25.625Gbps的1/2子速率。

还有一个非常重要的地方需要注意：高速链路是否需要支持link training，比如常见的KR和PCIE接口，我们就不能选择带有CDR的产品，因为CDR会影响training的过程无法完成。而选择repeater时，一定要支持linear模式，这样才能保证training的顺利完成。TI有专门针对这些应用的产品，比如DS100KR800和DS80PCI402。

除了上述这些关键参数帮助选型之外，还可以利用TI的在线工具WEBENCH，选择设计所需速率，具体的应用场景和协议标准后，系统就会有相应的推荐方案，并且可以进行在线性能仿真，非常简单实用。

通过上面的这些方法，应该就可以选择出一款合适的高性价比产品。

References

[1] WEBENCH工具链接http://www.ti.com/design-tools/signal-chain-design/interface.html

[2] TI高速信号调理产品链接http://www.ti.com/interface/ethernet/ethernet-retimers-redrivers/products.html

眼图医生：反射以及如何在高速系统处理反射

2016-10-11T06:15:56Z

欢迎回到“眼图医生”系列！在第一部分中，我强调了过度均衡一个信号导致的问题。在本文中，我想探讨另一种常见的信号完整性问题：反射以及减轻反射的常见方式。

传输线理论告诉我们，源输出直至接收组件输入之间可能遇到的信号阻抗中的任何变化所产生的反射。本质上讲，当交流（AC）信号在传输线向下行进时遭遇阻抗变化时，一些信号被反射回发射机，而该信号的其余部分将继续射向接收器。信号经历的阻抗变化越大，反射越大，从而造成更多的信号失真。

阻抗变化受下列变化影响：导线宽度、相邻的导线和器件之间的间距，以及距参考平面的距离。然而，印刷电路板（PCB）发生这些阻抗的变化时，并不总是那么明显。一个非常有用的做法是检查PCB布局或系统图，以快速识别可能通过模拟需要多次分析的任何问题区域。执行这类检查时，您应该跟踪从源到接收器的信号，寻找任何违反表1所列指南的行为，以及我接下来会讨论的故障点。

单端型	差分型
导线宽度必须是常量	差分导线间距（耦合）和导线宽度必须是常量
导线和其他器件和导线之间的间距应至少三倍于导线宽度
恒定参考平面必须存在于导体整个长度的相同距离

表1：最大限度减少反射的检查指南

并非每次都必须遵守表1中有关传输线的指南。以下为可能发生违反这些准则的常见区域：

球栅阵列（BGA）走线——尤其针对通向内部行/列的多输入/输出（I / O）器件。
导通孔，您必须对此格外小心，以确保当传输线路信号导通孔经过PCB层时，看到一个恒定的固定参考平面。
在线器件和连接器。器件和连接器的印刷电路板（PCB）封装与将它们相连的传输线封装相比，通常具有不同尺寸，这导致阻抗变化，从而造成反射变化。

当通向BGA器件或从BGA器件走线时，通过管理走线宽度和相邻的导通孔或焊盘的间距，来保持一个恒定阻抗。图1所示为从DS125DF1610 16通道12.5Gbps重定时器数据表（一个196引脚数BGA器件）中摘录的一些常用注意事项。

可执行项不可执行项

图1：BGA布线规则

从顶部开始，图1中的首个规则组合向您展示如何正确地管理内部BGA行和列的差分走线收集集和布线。第二个规则组合突出显示一个名为颈缩的常用技术，其中，有时有必要在BGA设备下方传送信号时使用较小的导线宽度。始终对称地执行颈缩行为，其中颈缩长度等于差分对的两条导线长度。

图1中的第三对组合所示为确保信号导通孔具有恒定参照平面的一种可能方法。这种情况下，“可执行事项”图形显示与信号导通孔相邻布置的四个接地导通孔阵列。这使得信号在穿过PCB其它层时可看到一个恒定接地参考。并不总是每次都需要使用4个接地通孔。多数情况下，两个接地导通孔已足够。一定要进行模拟，以验证系统的需求。

管理在线器件和连接器封装焊盘的阻抗非常重要。检查过程中，寻找的一个重点项目是封装焊盘在参考平面中是否存在任何缺口或空隙。空隙或缺口可能每次并非必需项，但若您看到传输线的导线宽度与器件焊盘之间存在显著区别时，您需要进行调查！

图2所示为运行到一个串联式器件（此情况下为一对交流耦合电容器）的导线示例。图3所示为此导线下方的接地层。注意器件焊盘下方的缺口，这有助于使阻抗更靠近传输线，以减少反射。同时图4所示为顶部蚀刻和接地层。

图2：在线器件示例——信号层

图3：串联式器件示例——接地层

图4：在线器件示例——信号层和接地层

最后，有必要进行模拟，以验证您的PCB布局，并确保最小的反射将会发生。使用最佳实践可执行良好的检验，并牢记此篇博文中的指南可以帮助减少仿真次数和模拟时间。

登录并订阅Analog Wire博客以在您的收件箱接收眼图医生系列的下一篇博文，我将在此博文中讨论可帮助补偿称为判决反馈均衡（DFE）的反射的电路。

其他信息

在Analog Wire博文“差分对：您真正需要知道的内容”中了解更多有关差分对的内容。
通过9.8到12.5Gbps16通道重定时器评估模块评估您的设计。
通过TI Designs 12-Gbps多通道BERT电路板参考设计（TIDA-00426）快速启动您的设计。
在Casey Morrison的模拟应用期刊文章——“绿盒测试：一种优化高速串行链路的方法”中了解更多有关信号优化的内容。

原文链接：

http://e2e.ti.com/blogs_/b/analogwire/archive/2016/09/08/eye-doctor-reflections-and-how-to-deal-with-them-in-high-speed-systems

眼图医生：均衡放大过度不利于串行连接的原因

2016-07-20T02:40:57Z

欢迎阅读“眼图医生”系列文章！本文将讨论信号集成和硬件工程师在设计或调试速度高达几个Gb每秒的连接时所面临的挑战。无论是进行下一代高分辨率视频显示、医学成像、数据存储或是在最新的高速以太网和电信协议中，我们都面临相同的信号集成挑战。本系列文章从过度均衡开始讨论。

现代专用集成电路（ASIC）中的串行器与解串器（SERDES）与现场可编程门阵列（FPGA）通常能够获得损耗最多30dB的优异的跨信道连接性能。更长或损耗更大的信道通常需要重定时器或中继器等信号调节器的帮助。这些器件能够补偿长信道的影响，为系统提供驱动额外距离的必要能力。

中继器或重定时器的一项主要功能是补偿信道的插入损耗。这一功能可以分解为接收均衡和发送均衡。接收均衡电路通常由连续时间线性均衡器（CTLE）组成，偶尔由判决反馈均衡器（DFE）组成。去加重或有限脉冲响应滤波器（FIR）是发送均衡电路的通常选项。接收均衡电路为长信道进行放大信号，补偿频率相关的损耗。发送均衡电路会调整发射信号的形状，使信号在经过信道减弱后更容易恢复。

对于接收均衡和发送均衡而言，施加适量均衡非常重要。施加的均衡太小（均衡不足）会使信号无法完全恢复。但施加过多均衡（均衡过度）也会出现问题，因为过度均衡波形会干扰接收器恢复数据的能力。

图1为眼图的两个例子。一个眼图为信道进行了合适的调整（左图），而另一个眼图则显示了过度均衡的信号（右图）。

图1：调整适当眼图与过度均衡眼图

两幅眼图在0V交汇处差异最大。右侧过度均衡的眼图显示上升沿和下降沿均有分离。这一现象通常称为“双条带”。双条带会干扰接收器正常探测频率或与输入数据保持正确相位关系的能力。

使用示波器的抖动分解功能，可以在图2中看到过度均衡的眼图是如何显示双峰抖动内容的。换而言之，抖动分布在两个频率上，平均值为数据速率，而非实际数据速率本身。进一步的测试表明，这一双峰抖动分布与数据相关抖动有关，会受均衡器所施加均衡量的直接影响。

图2：调整适当与过度均衡眼图的抖动分解

过度均衡会有多种体现方式；图3为更经典的例子。左侧为适当均衡的眼图。右侧过度均衡的眼图显示出双条带眼图沿和位元转换的幅度过大。在这种情况下，位元转换的过大幅度会导致与系统规格发生逻辑高和逻辑低电平相容性的匹配问题。还要注意抖动轮廓之间的差异。

图3：过度均衡的另一种体现方式——过冲双条带

在为了获得最佳性能而调整和优化连接时，记住水平和垂直方向的眼图。很容易会将其中一个最大化，但是一定要避免过度均衡信号，否则会增大误码率。下一期文章将讨论反射方面的问题——何为反射，以及工程师如何降低高速系统中反射的影响。订阅模拟接线，在第二篇博文发表时获得邮件通知。

为获得最佳性能而优化连接时需考虑哪些问题？登录并在下方评论。

其他信息

下载应用注解：
“40GbE nPPI/SFF-8431应用中DS125BR820线性中继器的使用。”
“为SFF-8431 SFP+应用选择TI SigCon器件。”
“PCIe Gen 3.0插入卡合规环境中使用的高级线性中继器。”

原文链接：

http://e2e.ti.com/blogs_/b/analogwire/archive/2016/06/13/eye-doctor-why-too-much-equalization-boost-is-bad-for-your-link-health-part-1

如何在 QFN 封装芯片的 PCB 设计上得到尽可能好的串扰性能（中文讲解视频 + PPT下载）

2016-02-25T01:47:28Z

TI 工程师在本视频中介绍了如何在 QFN 封装芯片的 PCB 设计上得到尽可能好的串扰性能。

主要分三章进行讲解：

第一、 QFN 封装简介；

第二、如何最小化 PCB 设计上的串扰；

第三、仿真结果总结与比较。

PPT内容下载：www.deyisupport.com/.../7360.Minimizing_5F00_PCB_5F00_Crosstalk_5F00_QFN_5F00_Devices.pdf

点击观看中文视频讲解：

设计一个25G系统：平衡功耗、性能与成本的5个窍门

2016-02-17T07:28:00Z

在为下一代服务器和交换机实现从10G到25G系统的转换时，硬件设计工程师们必须满足以下这些目标：尽可能降低数据延迟、保持或减小功耗、以及尽可能地降低成本。为了给数据中心用户提供世界一流的具有成本优势产品，从根本上来说，必须用小的成本来多做事。

以下是5个小窍门，它能使你在设计25G系统时做出很好的平衡：

1.确定系统中的哪条链路将会需要信号调节；这将取决于走线长度和印刷电路板 (PCB) 材质。低损耗材料需要较少的信号调节，不过它们的价格也比标准材料要贵。损耗大于专门用途集成电路 (ASIC) 的内在补偿功能的通道将需要某种形式的信号调节。例如，如果你的ASIC能够实现30dB的补偿，你就有可能希望为损耗达到27dB或以上的通道增加信号调节，而其中的3dB差异可以作为安全裕量。

图1是一个PCB材料A和B之间的通道损耗预算分析比较示例图。

图1：一个系统内通道的示例分布，假定ASIC损耗补偿能力：12.9GHz时为30dB，PCB材料A损耗：12.9GHz时为每英寸0.8dB，PCB材料B损耗：12.9GHz时为每英寸1.1dB。

2.对于那些需要信号调节的通道，用小型封装实现设计灵活性。小型封装提供高通道密度，并且使你能够使用重定时器或引脚兼容中继器。

3.设计一个适应重定时器或中继器需要的电源解决方案。例如，TPS53513同步降压转换器能够提供8A电流，已足够一组6个重定时器或中继器的用电需要。

4.确定SMBus寻址机制，这个机制需要对电路板上的每个重定时器/中继器器件进行单独寻址。你可以用每个器件进行引脚配置选择16个唯一SMBus地址中的一个。如果一块电路板上有超过16个器件，可以考虑使用一个诸如TCA/PCA系列I²C/SMBus开关的I²C扩展器来将这个SMBus分为多个总线。

5.在电路板上放置一个单个低成本25MHz (±100ppm) 2.5V单端时钟，以支持多达20个重定时器器件。由于它不用于恢复数据，所以这个时钟没有任何抖动需要。这个重定时器将接收时钟用于计时，对其进行缓冲，并且将其复制在一个输出引脚上，以便轻松级联到下一个重定时器。无需用到多个晶振或扇出缓冲器。如果你最终决定使用中继器，而不是重定时器的话，那么你可以选择不组装这个组件来降低成本。

为了使以上这些技巧在实现起来更加简单，TI已经引入了业内首款引脚兼容中继器 (DS280BR810) 和重定时器 (DS250DF810) 解决方案产品组合，以实现25G背板和前端口应用。而这些是如何帮助实现功耗、性能和成本之间的平衡呢？这一切都与设计简便性和灵活性相关。

TI的引脚兼容中继器和重定时器解决方案使你能够在尽可能减小延迟和降低物料清单 (BOM) 成本的同时，选择一款满足你性能目标的解决方案。硬件工程师知道，周围元件的成本、尺寸和复杂度与中继器或重定时器本身同样重要。可以考虑一下图2中的电路板设计示例。

图2：图示一个TI解决方案（右侧）相对于一个普通解决方案（左侧）的简便性和节约的成本

表1：TI的25G信号调节解决方案与其它解决方案间的比较

TI的25G DS280BR810中继器和DS250DF810重定时器解决方案的引脚兼容属性使你能够生成一个电路原理图，以评估这两个选项，从而实现针对最终产品的成本、功耗、和性能优化。信号完整性工程师们能够用中继器解决方案来开始测试，这个解决方案提供更低成本和功耗。如果系统中的抖动和串扰需要更高性能，那么它们可以升级到一个引脚兼容重定时器解决方案。

小的优化确实很重要。可以想象一个典型的、有20000台服务器的数据中心。使用中继器，而不使用重定时器能够使一个服务器网络接口卡 (NIC) 节省大约1W的功耗，累加在一起每年节省的电费超过21000美元（每度电0.12美元），这其中还不包括所节省的冷却方面的开销。如果你将BOM的元件成本减少5美元，就能多节省100000美元。最后，50ns延迟与500ps延迟之间的差异在于，满足整个数据中心服务请求的同时，每天会“浪费”8个小时的时间（假定每秒有2000个请求，每天每台服务器的总使用时间为4小时）。

通过使用以上这些技巧，你应该能够设计出一款在成本、功耗和性能之间做出很好平衡的电路板。

其它资源

进一步了解TI的信号调节产品
查看DS280BR810数据手册
查看DS250DF810数据手册
用TI WEBENCH接口设计工具来简化设计
观看TI 25G重定时器和中继器产品的视频演示
下载TI的100GbE QSFP28参考设计

原文链接：

https://e2e.ti.com/blogs_/b/analogwire/archive/2016/02/01/designing-a-25g-system-5-tips-to-balance-power-performance-and-price

差分对：均衡器如何能解决插入损耗所带来的问题

2016-01-20T02:31:32Z

T.K. Chin在他的博客文章《差分对：你真正需要了解的内容》里谈论了对于差分对的要求。在现实应用中，我们用印刷电路板（PCB）内的铜走线或线缆组装件内的铜质导线来实现差分对。较长的PCB走线或线缆会出现较高的传输损耗，该损耗会劣化信号质量。在本文中，笔者将说明插入损耗如何能影响差分对的信号质量，并解释均衡器如何能消除这种影响。

什么是插入损耗？

传输损耗包含两部分：低频率下的趋肤效应损耗（skin loss）和高频率下的介电损耗。趋肤效应损耗取决于互连部分的截面面积；例如，PCB走线的宽度和金属厚度，或线缆的导线直径。当频率在几百兆赫以下时，趋肤效应损耗是主要传输损耗，并与频率的平方根成比例。当频率较高时，介电损耗则成为主要传输损耗。介电损耗的量取决于电介质的材料属性，且与频率成正比。

插入损耗是一个常见术语，用来描述互连部分的传输损耗。它是只有和没有互连部分的两种情况下负载处电压的比值。网络分析仪能按振幅和相位测量插入损耗。图1展示了FR4板材上两条PCB走线的典型插入损耗：一条走线长5英寸（蓝色），另一条走线长10英寸（红色），但两者具有相等的走线宽度（5 mil）。正如您可从图1中看到的，插入损耗特性与低通滤波器表现出的特性一样，当频率增加时信号衰减量增大。损耗随着PCB走线的长度呈线性增加。

图1：FR4 PCB走线的插入损耗

为什么插入损耗会使信号劣化

数据传输串行比特流中包含不同持续时间的逻辑1和0。在图2中，您可看到发射器波形由较长持续时间（较低频率脉冲）和较短持续时间（较高频率脉冲）的数据位构成。它们的振幅大致相等而且翻转路径几乎相同，因而能产生干净而全开的数据眼。

当信号通过PCB走线传送时，低通滤波器效应会减慢脉冲的翻转时间，持续时间短的脉冲没有足够的时间达到其满振幅。此外，高频率脉冲的衰减量还比低频率脉冲的衰减量大：当到达目的端时，它们的振幅有很大的不同。因为持续时间较长的脉冲和持续时间较短的脉冲具有不同的振幅，所以翻转路径会发生变化，并产生时域抖动。这类抖动具体取决于数据码型，通常被称为码间串扰（ISI）。图2展示了接收器波形和相应眼图，差分对的插入损耗引起的抖动非常显著。

图2：由插入损耗引起的信号劣化

TI均衡器如何能解决这种信号劣化问题

上述信号劣化的根本问题是由不等振幅的脉冲（这些脉冲振幅是低通滤波器产生的）导致的。该问题的解决方案是对信号衰减进行抵消，其目标是实现相等的脉冲振幅。均衡器是一种经过专门设计的高通滤波器，其传递函数等于互连部分低通滤波器传递函数的倒数。有许多常见的均衡器实施方案。您可使用高增益的连续时间线性均衡器（CTLE）, 高频率下可提供的增益较多，在低频率下可提供的增益较少。或者，您也可使用在低频率下产生衰减的高通滤波器，这种滤波器在许多去加重驱动器设计中通常用作发射端均衡器。另外，还有很多数字实现方案，如重定时器中使用的有限脉冲响应滤波器（FIR）或判决反馈均衡器（DFE）。

图3展示了具有CTLE的TI DS125BR800A，可消除由互连部分引起的ISI抖动。通过选择与互连部分的插入损耗特性相匹配的适当均衡量，该Repeater可清除ISI抖动并在接收信息的目的端提供干净的数据眼图。

图3：CTLE Repeater中继器可消除ISI

德州仪器（TI）的信号调理器件产品组合丰富多样，使您能补偿插入损耗给差分信号带来的影响并满足许多常见通信协议的需要。

其它资源

如欲进一步了解PCIe Repeater中继器，敬请查看PCIe驱动器/中继器产品选择工具。
如欲进一步了解多协议Repeater中继器，敬请查看驱动器/中继器产品选择工具。
参阅具有高级CTLE与DFE自适应均衡功能的TI重定时器的概述。
参阅适合美国电影与电视工程师协会（SMPTE）标准应用的广播视频均衡器及时钟恢复器的概述。
进一步了解WEBENCH® Interface Designer 工具，这是一个简单易用工具，对TI信号调节集成电路（IC）进行仿真，解决插入损耗对差分信号带来的影响。

原文链接：http://e2e.ti.com/blogs_/b/analogwire/archive/2016/01/12/differential-pairs-how-an-equalizer-solves-insertion-loss-impairment

高速差分过孔之间的串扰分析

2015-12-15T05:06:00Z

Other Parts Discussed in Post: DS280BR810, DS125BR820

在硬件系统设计中，通常我们关注的串扰主要发生在连接器、芯片封装和间距比较近的平行走线之间。但在某些设计中，高速差分过孔之间也会产生较大的串扰，本文对高速差分过孔之间的产生串扰的情况提供了实例仿真分析和解决方法。

高速差分过孔间的串扰

对于板厚较厚的PCB来说，板厚有可能达到2.4mm或者3mm。以3mm的单板为例，此时一个通孔在PCB上Z方向的长度可以达到将近118mil。如果PCB上有0.8mm pitch的BGA的话，BGA器件的扇出过孔间距只有大约31.5mil。

如图1所示，两对相邻差分过孔之间Z方向的并行长度H大于100mil，而两对差分过孔在水平方向的间距S=31.5mil。在过孔之间Z方向的并行距离远大于水平方向的间距时，就要考虑高速信号差分过孔之间的串扰问题。顺便提一下，高速PCB设计的时候应该尽可能最小化过孔stub的长度，以减少对信号的影响。如下图所1示，靠近Bottom层走线这样Stub会比较短。或者可以采用背钻的方式。

图1：高速差分过孔产生串扰的情况（H>100mil, S=31.5mil ）

差分过孔间串扰的仿真分析

下面是对一个板厚为3mm，0.8mm BGA扇出过孔pitch为31.5mil，过孔并行距离H=112mil的设计实例进行的仿真。

如图2所示，我们根据走线将4对差分对定义成8个差分端口。

图2：串扰仿真端口定义

假设差分端口D1—D4是芯片的接收端，我们通过观察D5、D7、D8端口对D2端口的远端串扰来分析相邻通道的串扰情况。由图3所示的结果我们可以看到距离较近的两个通道，通道间的远端串扰可以达到-37dB@5GHz和-32dB@10GHz，需要进一步优化设计来减小串扰。

图3：差分对间的串扰仿真结果

也许读到这里您会产生疑问：如何判定是差分过孔引起的串扰而不是差分走线引起的串扰呢？

为了说明这个问题，我们将上述的实例分成BGA扇出区域和差分走线两部分分别进行仿真。仿真结果如图4所示：

图4：BGA扇出区域和差分走线串扰仿真结果

从图4右侧的仿真结果可以看出差分走线间的串扰都在-50dB以下，在10GHz频段下甚至达到了 -60dB以下。而BGA扇出区域的串扰和原来整体仿真的串扰数值比较接近。从图4中的仿真结果我们可以得出在上述实例中差分过孔间的串扰起主要作用。

差分过孔间串扰的优化

了解了此类问题产生串扰的根源，优化差分过孔之间串扰的方法就比较明确了。增加差分过孔之间的间距是简单易行并且十分有效的方法。我们在实例原设计的基础上将差分过孔位置进行了优化，使得每对差分过孔之间的间距大于75mil。从图5所示的仿真结果以及表1的数据对比可以看出，优化后的远端串扰比原设计在15GHz频带内有15~20dB的改善，在15~20GHz频带内有10dB的改善。

图5：优化差分过孔间距后串扰仿真结果

	5G	10G	15G	20G
优化前串扰（dB）	-37.167	-32.609	-27.61	-25.721
优化后串扰（dB）	-60.021	-48.463	-48.056	-36.356
优化效果（dB）	22.854	15.854	20.446	10.635

表1：优化差分过孔间距前后串扰仿真数据对比

TI公司推出的应用于25/28Gbps接口速率的DS280BR810芯片在PCB设计上可以使用这种降低串扰的扇出方法。DS280BR810是一个8通道28Gbps低功耗线性均衡器。

您可以在www.ti.com.cn/sigcon查询更多应用于Server、Storage以及Telecom等领域的高速数据传输的Repeater和Retimer产品。

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XFI 和 SFI 接口系统设计

2015-08-27T05:37:00Z

Other Parts Discussed in Post: DS125BR820

作者：刘亮应用工程师

XFI(Ziffy音)和SFI是两个常见的10Gbps高速串行接口，都是连接ASIC芯片和光模块的电气接口。在传统光通信，数据交换机和服务器等上都可以找到些接口。两者之间有什么相似的地方？区别在哪里？我设计的系统接口是否满足标准要求？本博客将一一尝试介绍。

XFI和SFI的来源

XFI来源于XFP光模块标准的一部分，指的是连接ASIC芯片和XFP光模块的电气接口。XFP光模块标准定义于2002年左右，其内部的收和发方向都带有CDR电路。因此XFP模块尺寸比较大，功耗也比较大，这个对于需要多端口高密度的系统，比如数通交换机会是一个问题。为了解决这两个问题，2006年左右，SFP+光模块标准出来了，其内部没有CDR电路，相对于XFP模块，SFP+模块尺寸和功耗都变小了。对应SFP+的电气接口叫做SFI。

XFI接口先于SFI接口出现。电气特性上，由于SFP+模块内部没有CDR，可以预见SFI的电气特性要求会比XFI来的更严格一些，这个可以从接下来的介绍的眼图和抖动指标要求中可以清楚的看出来。

标准以及参考点

XFI接口的电气特性定义在INF-8077文档，SFI接口的电气特性定义在SFF8431文档。

对于电气特性要求，这两个标准都定义了A，B，C和D四个参考点。

A代表系统板上ASIC芯片高速信号输出，封装管脚的位置

B代表系统板电信号输出的位置，即来自A点的信号经过PCB走线以后到达光模块的电输入的位置

C代表系统板上接收来自光模块的电信号，信号输入的位置

D 代表系统板上ASIC芯片的高速信号输入，封装管脚的位置。即C点的信号经过PCB走线以后到达ASIC的电输入位置

图1：参考点位置

以XFI的INF-8077i文档所定义为例，上图可以看到A、B、C和D参考点的位置。

眼图和抖动指标

在上述两个标准文件里，对于每个参考点的输入信号幅度，抖动，和回损等等都有全部或者部分的定义。其中比较重要的指标是眼图模板和抖动要求，如下表格所示：

ASIC 发送端			光模块电接收
参考点	XFI(A)	SFI(A)	参考点	XFI(B)	SFI(B)
	INF-8077i	SFF8431		INF-8077i	SFF8431
X1(UI)	0.15	-	X1	0.305UI	0.12UI
X2(UI)	0.4	-	X2	0.5UI	0.33UI
Y1(mV)	180	-	Y1	60mV	95mV
Y2(mV)	385	-	Y2	410mV	350mV
Jitter	0.3UI	-	Jitter	0.61UI	0.28UI
光模块电发送			ASIC 接收端
参考点	XFI(C)	SFI(C)	参考点	XFI(D)	SFI(D)
	INF-8077	SFF8431		INF-8077	SFF8431
X1	0.17UI	0.35UI	X1	0.325UI	-
X2	0.42UI	0.5UI	X2	0.5UI	-
Y1	170mV	150Mv	Y1	55mV	-
Y2	425mV	425mV	Y2	525mV	-
Jitter	0.34UI	0.7UI	Jitter	0.65UI	-

其中X1和X2，Y1和Y2是如下归一化眼图模板中，标注眼宽和样高的参数

图2：归一化眼图模板

A点和D点是系统板上的信号，这些是板内信号，做系统设计的时候，更需要关心的是B点和C点的信号，因为这两个地方是跟外部接口的位置。

从上表可以看出，对于B点的要求，XFI的抖动要求是小于0.61UI，SFI要求小于0.28UI。XFI的电压要求大于120mV, SFI要求大于190mV。XFI比SFI的要求来的要宽松一些，这是因为XFP光模块内部集成了CDR。

对于C点的要求，XFI的抖动要求是小于0.34UI，SFI要求小于0.7UI。XFI的电压要求大于340mV, SFI要求大于300mV。这里由于SFP+模块内部没有集成CDR，来自SFP+的电信号要比XFP模块来的差。

系统设计的问题和解决方案

通过以上的介绍，我们知道系统设计时，需要关注B点和C点的信号。实际上这样带来了两个问题。第一个是，如何保证我的系统B点是满足标准要求的。第二个是，如何保证我的系统板上ASIC可以容忍来自C点最差的信号。这个就涉及到到光模块和ASIC之间的链路了，我们还是先从标准开始。

XFI定义的最大链路衰减是9.6dB(见page19, INF-8077i, Revision 4.5)。SFI定义的推荐的最大链路衰减是9dB(见page66,SFF8431 Revision 4.1)，但是这项定义不是强制性的，也就是说ASIC供应商提供的产品性能有可能低于这个数值。

通常ASIC的供应商会提供设计建议，比如要求SFI链路长度小于5 inches，或者提供通道的SDD21 的模板。但是在我们实际系统设计中，由于的应用不同，会碰到各种情况，比如：

1) 面板要出的光模块端口很多，两端的光模块离ASIC距离比较远。从而超过ASIC所定义的通道长度要求。

2) 光模块放在一块子卡上，通过板间连接器或者背板连接器连接另外一块板子，除了通道变长以外，连接器的阻抗不连续都会带问题。

3) ASIC本身的发送端抖动输出性能不够好，或者接收的抖动容忍性能不够好，导致ASIC能够支持的通道距离很短。

如何应对这个问题？

1) 对于SFI接口，TI官网上有一个应用笔记本Selecting TI SigCon Devices for SFF-8431 SFP+

Applications，详细介绍了TI对SFP+接口的解决方案。对于光接口可以采用TI的Retimer芯片，如DS110DF111、DS100DF410等等。对于有源电缆应用，可以考虑使用Repeater如DS100BR111。

2) 对于XFI接口，除了可以使用Retimer以外，由于XFP光模块内部集成了CDR，所以也可以考虑Repeater方案。

TI公司的产品DS110DF111、DS100DF410等芯片采用了体积小并且利于散热的QFN封装。您可以在www.ti.com/sigcon查询更多应用于Server、Storage以及Telecom等领域的高速数据传输的Repeater和Retimer产品。

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通过WEBENCH接口设计工具使IBIS-AMI通道仿真易如反掌

2015-08-12T02:34:00Z

Other Parts Discussed in Post: DS125BR820EVM, DS125BR820

作者：Guilherme Borba

对信号完整性工程师而言，高速串行链路仿真是功能强大的工具。这些仿真可让设计人员大致了解系统性能预测，使他们在将设计交付耗资巨大的电路板生产之前更容易做出正确决定以达到设计目标。

TI的WEBENCH®接口设计工具可为串行链路仿真提供简单却功能强大的环境。这款基于Web的免费工具可作为快速且方便使用的高速通道分析仿真工具 —— 对传统上由已获授权的电子设计自动化（EDA）软件工具进行的分析（更严格更耗时）是一种补充。您可在这篇博客文章里读到更多关于WEBENCH接口设计工具的内容。

这一切听起来很棒，但该工具能给您带来可靠的结果吗？为了回答这个问题，笔者去了实验室，并进行了一些测量。笔者决定使用一个速率为12.5Gbps的Linear re-driver DS125BR820EVM、一些FR4印刷电路板（PCB）走线以及具有SMA连接器、适用于背板子系统的子卡。图1展示了笔者的简单设置。使用一个误码率测试器（BERT）作为为本次研究的发送器及接收器）。

图1：实验室测量设置

首先，笔者用一个四端口网络分析仪测定了所有线缆、连接器和电路板走线的S参数并保存它们，目的是用来建立通道模型。接着笔者对这些文件进行级联，旨在为前置通道（芯片输入之前的所有通道）和后置通道（芯片输出后面的所有通道）创建组合式模型，以便上传到WEBENCH接口设计工具。因为可从该工具访问DS125BR820 IBIS-AMI（input/output buffer information specification-algorithmic modeling interface）模型，所以最后要做的一件事是设置发送器。笔者使用一个通用的IBIS-AMI发送器模型，并将边缘速率和差分输出电压匹配得尽量接近BERT。由于笔者的WEBENCH环境复制了实验室的试验台，因此笔者可为几种不同的设置运行仿真，并观察它们的匹配状况如何。WEBENCH接口设计工具的另一个妙处是它能远程处理仿真，这样笔者就可以在实验室通过自己的笔记本电脑运行它们，无需担心处理能力。

在本次研究中用了两个实例。实例1是在8Gbps的数据速率下使用了PCI Express Gen3。实例2是在12Gbps的数据速率下使用了SAS3。

实例 1 的技术参数为：

BERT输出：8Gbps、800mVpp。
通道：在4GHz的前置通道处为〜10dB，在4GHz的后置通道处为〜2dB。
DS125BR820设置：输入EQ = Level 3、输出VOD = Level 5。

图2：实例1的实验室数据（左）和WEBENCH接口设计工具仿真数据（右）

实例 2 的技术参数为：

BERT输出：12Gbps、800mVpp。
通道：在6GHz的前置通道处为〜14dB，在6GHz的后置通道处为〜3dB。
DS125BR820设置：输入EQ = Level4、输出VOD = Level 7。

图3：实例2的实验室数据（左）和WEBENCH接口设计工具仿真数据（右）

DS125BR820在笔者的系统输出端打开了眼图。图2所示的实例1表明有足够的余量，看来DS125BR820能补偿更多的通道损耗同时使眼图仍能保持开启状态。图3所示的实例2展示了相反的情况：笔者的通道有太多的损耗，在这些运行条件下笔者很可能会看到误码，除非在通道的末端使用接收芯片的均衡功能。

如果您未能如笔者一样拥有可上传的S参数测量值，那么您可以简单地输入在给定频率下的预期损耗；WEBENCH接口设计工具将产生与您所需插入损耗相匹配的通用S参数。

设置和运行像这样的仿真大约需要30分钟，产生的结果比实验室测量值更合理且匹配更好。WEBENCH接口设计工具是一种非常有用、基于Web的工具，能帮用户根据自己的应用需求挑选合适的器件。笔者希望您试用一下它！

如果您对WEBENCH接口设计工具有任何建议或意见，欢迎通过登录在下边发表评论来告知我们。

其它资源

访问WEBENCH设计中心。
进一步了解TI的信号调节产品组合。
阅读有关WEBENCH工具的其它博客文章。

原文链接：http://e2e.ti.com/blogs_/b/analogwire/archive/2015/08/07/ibis-ami-channel-simulations-made-simple-through-webench-interface-designer

差分对：你需要了解的与过孔有关的四件事

2015-06-24T01:13:46Z

在一个高速印刷电路板 (PCB) 中，通孔在降低信号完整性性能方面一直饱受诟病。然而，过孔的使用是不可避免的。在标准的电路板上，元器件被放置在顶层，而差分对的走线在内层。内层的电磁辐射和对与对之间的串扰较低。必须使用过孔将电路板平面上的组件与内层相连。

幸运的是，可设计出一种透明的过孔来最大限度地减少对性能的影响。在这篇博客中，我将讨论以下内容：

过孔的基本元件
过孔的电气属性
一个构建透明过孔的方法
差分过孔结构的测试结果

1. 过孔结构的基础知识

让我们从检查简单过孔中将顶部传输线与内层相连的元件开始。图1是显示过孔结构的3D图。有四个基本元件：信号过孔、过孔残桩、过孔焊盘和隔离盘。

过孔是镀在电路板顶层与底层之间的通孔外的金属圆柱体。信号过孔连接不同层上的传输线。过孔残桩是过孔上未使用的部分。过孔焊盘是圆环状垫片，它们将过孔连接至顶部或内部传输线。隔离盘是每个电源或接地层内的环形空隙，以防止到电源和接地层的短路。

图1：单个过孔的3D图

2. 过孔元件的电气属性

如表格1所示，我们来仔细看一看每个过孔元件的电气属性。

层	过孔元件	电气属性
层1（顶层）	过孔焊盘	过孔焊盘在焊盘和下方的接地层之间引入寄生电容。
1-2层（过孔）	信号过孔	过孔是一个电感器。
层2（平面层）	隔离盘	隔离盘在金属圆柱表面和附近的过孔周围接地层之间产生边缘电容。
2-3层（过孔）	信号过孔	电感。
层3（信号）	过孔焊盘	焊盘与其上下的接地层之间的寄生电容。
3-4层（过孔）	过孔残桩	过孔的未使用部分形成电容短截线效应。
层4（平面层）	隔离盘	电容。
4-5层（过孔）	过孔残桩	过孔的未使用部分形成电容短截线效应。
层5（底层）	过孔焊盘	电容。

表1：图1中显示的过孔元件的电气属性

一个简单过孔是一系列的π型网络，它由两个相邻层内构成的电容-电感-电容 (C-L-C) 元件组成。表格2显示的是过孔尺寸的影响。

	相关尺寸	电气属性	对电容阻抗 (Zo) 的影响
过孔焊盘	小焊盘直径	C↓	Zo↑
过孔大小	小孔直径	L↑	Zo↑
隔离盘	大隔离盘直径	C↓	Zo↑
过孔长度	更长的过孔长度	L↑	Zo↑
电源/接地层	更多平面层	C↑	Zo↓
过孔残桩	更长的过孔残桩	C↑	Zo↓
过孔间距	更小的过孔间距	C↑	Zo↓

表2：过孔尺寸的直观影响

通过平衡电感与寄生电容的大小，可以设计出与传输线具有相同特性阻抗的过孔，从而变得不会对电路板运行产生特别的影响。还没有简单的公式可以在过孔尺寸与C和L元件之间进行转换。3D电磁 (EM) 场解算程序可以根据PCB布局布线中使用的尺寸来预测结构阻抗。通过重复调整结构尺寸和运行3D仿真，可优化过孔尺寸，来实现所需阻抗和带宽要求。

3. 设计一个透明的差分过孔

我们曾在之前的帖子中讨论过，在实现差分对时，线路A与线路B之间必须高度对称。这些对在同一层内走线，如果需要一个过孔，必须在两条线路的临近位置上打孔。由于差分对的两个过孔距离很近，两个过孔共用的一个椭圆形隔离盘能够减少寄生电容，而不是使用两个单独的隔离盘。接地过孔也被放置在每个过孔的旁边，这样的话，它们就能够为A和B过孔提供接地返回路径。

图2显示的是一个地-信号-信号-地 (GSSG) 差分过孔结构示例。两个相邻过孔间的距离被称为过孔间距。过孔间距越小，互耦合电容越多。

图2：使用背面钻孔的GSSG差分过孔

不要忘记，在传输速率超过10Gbps时，过孔残桩会严重影响高速信号完整性。幸运的是，有一种背面钻孔PCB制造工艺，此工艺可以在未使用的过孔圆柱上钻孔。根据制造工艺公差的不同，背面钻孔去除了未使用的过孔金属，并最大限度地将过孔残桩减少到10mil以下。

3D EM仿真器用来根据所需的阻抗和带宽来设计差分过孔。这是一个反复的过程。此过程重复地调整过孔尺寸，并运行EM仿真，直到实现所需的阻抗和带宽。

4. 如何验证性能

图2中显示的差分过孔设计已构建完毕并经测试。测试样片包括顶层的一对差分线，之后是到内部差分线的差分过孔，然后第二对差分过孔再次连接至顶层的球状引脚栅格阵列封装 (BGA) 接地焊盘。信号路径的总长度大约为1330mil。我用差分时域反射仪 (TDR) 测得其差分阻抗，用网络分析仪测得了带宽，并用高速示波器测量了数据眼图来了解其对信号的影响。图3，4，5分别显示了阻抗、带宽和眼图。左图是使用背面钻孔时的测试结果，而右图是无背面钻孔的测试结果。在图5中的带宽波特图中，我们可以很清楚地看到背面钻孔对于在数据速率大于10Gbps 的情况下实现高性能是必不可少的。

使用背面钻孔，Z_DIFF大约为85Ω 无背面钻孔，Z_DIFF大约为58Ω

图3：TDR阻抗波特图

12.5GHz时的插入损耗大约为3dB 12.5GHz时的插入损耗大于8dB

图4：频率响应

使用背面钻孔时，数据眼是打开的无背面钻孔时，数据眼是关闭的

图5:25Gbps时的数据眼图

TI拥有丰富的高速信号调理集成电路 (IC)产品库，诸如retimer和redriver。它们有助于减轻和缓解所有类型差分对的缺陷和高插入损耗，从而实现先进系统中的可靠数据通信并扩展传输距离。

请在下方留言—我很想听一听你对这篇帖子的反馈，或者是你希望从以后的“差分对”帖子中了解哪些内容。

其他资源

查看TI低压差分信号(LVDS)，多点LVDS (MLVDS)，信号调理retimer和redriver产品库概述。
从LVDS用户手册中了解与差分信令有关的更多内容。
仔细阅读TI两端口40千兆以太网 (40GbE)/10GbE四通道小外形尺寸可插拔 (QSFP+) 信号调节器参考设计。
从DS80PCI810线性redriver参考设计中了解TI的外设组件高速互连 (PCIe) Gen-3板卡。
阅读与WEBENCH® 接口设计人员工具相关的更多内容。这一工具可以帮助设计人员使用TI信号调理IC来解决差分对损坏问题。

原文链接：

http://e2e.ti.com/blogs_/b/analogwire/archive/2015/06/10/differential-pairs-four-things-you-need-to-know-about-vias

差分对：你真正需要了解的内容

2015-05-13T08:21:12Z

对于速度的渴求始终在增长，传输速率每隔几年就会加倍。这一趋势在诸如计算、SAS和SATA存储方面的PCIe以及云计算中的千兆以太网等很多现代通信系统中很普遍。信息革命对通过传输介质传送数据提出了巨大挑战。目前的传输介质仍然依赖于铜线，数据链路中的信号速率可以达到大于25Gbps，并且端口吞吐量可以大于100Gbps。

这些串行数据传输设计使用差分信号的方式，通过被称为差分对的一对铜线来传送数据。A线路和B线路内的信号是等振幅、反相位高速脉冲。差分信号在很多电路上有使用，比如LVDS，CML和PECL等等。

传送一个理想的串行比特流

串行比特流是通过一个差分对传播的差分信号。如图1所示，差分信号的预计到达时间是一样的，这样的话，它们在接收端上保持差分信号的属性（等振幅、反相位）。一个接收器被用来恢复信号，然后正确地采样和恢复数据，从而实现无误差数据传输。

图1：理想差分对的电气属性

对于差分对的要求

一个良好设计差分对是成功进行高速数据传输的关键因素。根据应用的不同，差分对可以是一对印刷电路板 (PCB) 走线，一对双绞线或一对共用绝缘和屏蔽的并行线（通常称为Twin-axial电缆）。在这一系列中，我将讨论差分对的特点，以及针对高速数据传输的设计问题和解决方案。

在这一系列的第一部分中，让我们研究一下差分对的主要要求：

A线路和B线路都需要保持相当恒定和相等的特性阻抗，通常称为奇模阻抗，此时两条线路均差分激励。
差分信号应该在到达目的端时保持差分信号的属性：几乎相等的振幅和相反的相位。
- 每条线路的插入损耗应该大致相等。
- 每条线路的传播延迟应该大致相等。

总之，我们应该寻求相等并且相当恒定的奇模阻抗，从而最大限度地减少从源端到目的端整条差分对长度上的阻抗波动。我们也应当使A线路与B线路之间的延迟匹配和插入损耗匹配。此外，我们需要确保插入损耗不会太多，这样的话，接收器能够正确地恢复数据。

为了满足上述要求，A线路和B线路应该在它们的物理布局布线中保持高对称。发射器和接收器也应该在它们的A和B线路电路中保持高对称，这样的话，它们在A线路和B线路上的电气负载相等。

设计差分对，以最大限度地减少失真

在理想情况下，差分对是完全对称的，此时具有无限带宽并且邻近信号之间完全隔离。在现实情况下，差分信号通过集成电路 (IC) 封装、外部器件、不同的PCB结构、连接器和电缆连接子系统进行传播。实现完全对称的差分对是件不太容易的事情。在以后的博文中，我将讨论差分对设计的方案，以及最大限度减少发射信号失真的技术。

德州仪器 (TI) 拥有完整的高速信号调理IC产品线，诸如重定时器（Retimer）和驱动器(Redriver)。它们在解决所有类型实际差分对设计时碰到的不理想情况，和高插入损耗情况大有帮助，从而在现代系统中实现了可靠数据通信并延长了传输距离。

来看一看与TI的LVDS/MLVDS/ECL/CML和信号调理驱动器和重定时器有关的更多信息。我希望你能够阅读差分对相关系列的其余文章。

其它资源

在LVDS用户手册中阅读与差分信号相关的更多信息。
查看TI的40GbE/10GbE QSFP+ 信号调节器参考设计。
了解具有DS80PCI810线性驱动器的TI PCIe Gen-3参考设计。
阅读与TI接口WEBENCH®设计工具相关的内容。

原文链接：https://e2e.ti.com/blogs_/b/analogwire/archive/2015/05/05/differential-pairs-what-you-really-need-to-know

小间距QFN封装PCB设计串扰抑制分析

2015-05-11T06:36:05Z

Other Parts Discussed in Post: DS125BR820, DS80PCI810

一、引言

随着电路设计高速高密的发展趋势，QFN封装已经有0.5mm pitch甚至更小pitch的应用。由小间距QFN封装的器件引入的PCB走线扇出区域的串扰问题也随着传输速率的升高而越来越突出。对于8Gbps及以上的高速应用更应该注意避免此类问题，为高速数字传输链路提供更多裕量。本文针对PCB设计中由小间距QFN封装引入串扰的抑制方法进行了仿真分析，为此类设计提供参考。

二、问题分析

在PCB设计中，QFN封装的器件通常使用微带线从TOP或者BOTTOM层扇出。对于小间距的QFN封装，需要在扇出区域注意微带线之间的距离以及并行走线的长度。图一是一个0.5 pitch QFN封装的尺寸标注图。

图一 0.5 pitch QFN封装尺寸标注图

图二是一个使用0.5mm pitch QFN封装的典型的1.6mm 板厚的6层板PCB设计：

图二 QFN封装PCB设计TOP层走线

差分线走线线宽/线距为：8/10, 走线距离参考层7mil，板材为FR4.

图三 PCB差分走线间距与叠层

从上述设计我们可以看出，在扇出区域差分对间间距和差分对内的线间距相当，会使差分对间的串扰增大。

图四是上述设计的差分模式的近端串扰和远端串扰的仿真结果，图中D1~D6是差分端口。

图四差分模式端口定义及串扰仿真结果

从仿真结果可以看出，即使在并行走线较短的情况下，差分端口D1对D2的近端串扰在5GHz超过了-40dB，在10GHz达到了-32dB，远端串扰在15GHz达到了-40dB。对于10Gbps及以上的应用而言，需要对此处的串扰进行优化，将串扰控制到-40dB以下。

三、优化方案分析

对于PCB设计来说，比较直接的优化方法是采用紧耦合的差分走线，增加差分对间的走线间距，并减小差分对之间的并行走线距离。

图五是针对上述设计使用紧耦合差分线进行串扰优化的一个实例：

图五紧耦合差分布线图

图六是上述设计的差分模式的近端串扰和远端串扰的仿真结果：

图六紧耦合差分端口定义及串扰仿真结果

从优化后的仿真结果可以看出，使用紧耦合并增加差分对之间的间距可以使差分对间的近端串扰在0~20G的频率范围内减小4.8~6.95dB。远端串扰在5G~20G的频率范围内减小约1.7~5.9dB。

	2.5G	5G	10G	15G
原设计	38.874	34.704	31.883	29.818
紧耦合	44.452	41.657	37.416	34.624
优化结果	5.578	6.953	5.533	4.806

表一近端串扰优化统计

	2.5G	5G	10G	15G
原设计	61.341	53.137	45.932	40.465
紧耦合	59.667	56.697	47.643	46.359
优化结果	-1.674	3.56	1.711	5.894

表二远端串扰优化统计

除了在布线时拉开差分对之间的间距并减小并行距离之外，我们还可以调整差分线走线层和参考平面的距离来抑制串扰。距离参考层越近，越有利于抑制串扰。在采用紧耦合走线方式的基础上，我们将TOP层与其参考层之间的距离由7mil调整到4mil。

图七叠层调整示意图

根据上述优化进行仿真，仿真结果如下图：

图八叠层调整后串扰仿真结果

值得注意的是，当我们调整了走线与参考平面的距离之后，差分线的阻抗也随之发生变化，需要调整差分走线满足目标阻抗的要求。芯片的SMT焊盘距离参考平面距离变小之后阻抗也会变低，需要在SMT焊盘的参考平面上进行挖空处理来优化SMT焊盘的阻抗。具体挖空的尺寸需要根据叠层情况进行仿真来确定。

图九叠层调整后QFN焊盘阻抗优化示意图

从仿真结果可以看出，调整走线与参考平面的距离后，使用紧耦合并增加差分对之间的间距可以使差分对间的近端串扰在0~20G的频率范围内减小8.8~12.3dB。远端串扰在0~20G范围内减小了2.8~9.3dB。

	2.5G	5G	10G	15G
原设计	38.874	34.704	31.883	29.818
紧耦合	44.452	41.657	37.416	34.624
紧耦合+减小与参考面距离	51.222	46.767	41.878	38.624
最终优化结果	12.348	12.063	9.995	8.806

表三近端串扰优化统计

	2.5G	5G	10G	15G
原设计	61.341	53.137	45.932	40.465
紧耦合	59.667	56.697	47.643	46.359
紧耦合+减小与参考面距离	64.141	59.44	52.017	49.796
最终优化结果	2.8	6.303	6.085	9.331

表四远端串扰优化统计

四、结论

通过仿真优化我们可以将由小间距QFN封装在PCB上引起的近端差分串扰减小8~12dB，远端串扰减小3~9dB,为高速数据传输通道提供更多裕量。本文涉及的串扰抑制方法可以在制定PCB布线规则和叠层时综合考虑，在PCB设计初期避免由小间距QFN封装带来的串扰风险。

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