/blogs_/b/analogwire/posts/p-l-l也许你也会跟我一样认为典型数据表中的某些规格难以理解，这是因为其中涵盖了一些你不太熟悉的隐含惯例。对许多RF系统工程师而言，其中一种规格便是锁相环（PLL）中的相位噪声。当信号源被用作本机振荡器（LO）或高速时钟时，相位噪声性能对满足系统要求起到了重要作用。最初从数据表中推断出该规格时似乎就像一个独立的项目。下面我来讲解一下如何通过读取PLL的相位噪声规格来对您的无线电或高速应用可达到的性能进行初步评估。 注意，PLL是一种控制回路，这种系统具备频率响应功能。参考路径中生成的噪声受控于回路中对系统输出的低通频率响应zh-CNTelligent Community 13https://e2echina.ti.com/blogs_/b/analogwire/posts/p-l-lFri, 12 May 2023 07:04:40 GMT91561404-af28-475a-b96b-cb6cbaadd097:27567554-d3b9-4437-8ba1-fdffc6781506jia zhou0<p><a href="http://www.ti.com/sva-sds-fcp-lmx25x2-pr-mc-lmx2592-wwe" rel="noopener noreferrer" target="_blank">PLL性能模拟和设计手册</a>未能打开，能否提供一下可用连接</p><img src="https://e2echina.ti.com/aggbug?PostID=52352&AppID=102&AppType=Weblog&ContentType=0" width="1" height="1">