PGA113的输出比输入低1V左右，且无法控制增益，请问大家大概是什么原因呢

user6459452

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大家好，我在小信号检测电路里面使用了PGA113芯片，现在遇到的问题是，上电过后，芯片的输出脚比输入脚电压低1V左右，且这个电压降落会随着输入的变化而变化。电路图如下

，其中VCAL悬空，VREF用杜邦线接地。我将CS脚直接接地拉低了，会不会是这个原因导致的呢？

主控芯片采用的 32系列开发板，SPI通信，全双工模式，每次设置的时候输入0x2A01-0x2A71(CH1单端输入模式)。但是输入不同控制信号的时候，芯片没有反应。

2 年多前

0 user6459452 2 年多前

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好像芯片连线图没有发出来，我描述一下：AVDD和DVDD接5V电源，CS,VREF和GND接地。VCAL悬空，CH1接输入，DIO和SCLK接主控电路板

0 Amy Luo 2 年多前

TI__Guru**** 185470 points

您好，
感谢您对TI产品的关注！PGA113默认选择的通道是CH0，而您的电路中Vcal/CH0是悬空的，并且芯片对控制信号没有反应，很可能输入管脚仍在CH0上，CH0悬空的话可能会造成输出异常。
将CS脚直接接地，应该不是这个原因导致的。
建议您将SPI通信时序波形用示波器测量出来，对比数据手册通信命令，看是否正确发出

0 user6459452 2 年多前回复 Amy Luo

Prodigy 40 points

您好，
感谢您的回复
我晚上去实验室测波形，CS脚接地的情况下，我每次通过SPI通信传输16个字节，这样能够正确控制芯片吗

0 Amy Luo 2 年多前回复 user6459452

TI__Guru**** 185470 points

抱歉，我上面没有关注将CS接地是否导致芯片对命令没有响应；我又看了下数据手册的通信部分，应该是CS接地导致的芯片对输入的命令没有响应。数据手册中有明确说明：If there are not even-numbered increments of 16 clocks (that is, 16, 32, 64, and so forth) between CS going low (falling edge) and CS going high (rising edge), the device takes no action.

0 user6459452 2 年多前回复 Amy Luo

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谢谢！
另外，内部校正功能是起什么作用呢，如果不使用校正功能，信号从CH1脚采集，这样将CH2/VCAL脚悬空可以吗，或者做拉高还是接地处理？

0 Amy Luo 2 年多前回复 user6459452

TI__Guru**** 185470 points

可以用来去除ADC转换时ADC 增益和失调误差，详见数据手册9.1.5 System Calibration Using The PGA
您是说--信号从CH1脚采集，CH0/VCAL不使用吗？下面是建议通过一个1k电阻接地：e2e.ti.com/.../pga113-unused-mux-pin-termination

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