您好！
我在自己设计的C6657的硬件电路中，发现存在如下异常情况，导致DDR测试不通过，
DDR3 leveling has failed，STATUS = 0x40000064，现在
①可以确保DDR的配置参数已经根据 TI 给出的计算表格，根据硬件的实际设计情况，作出了调整；
②同一批次的产品，存在某些测试未发现异常，某些测试发现异常的情况。
异常发生的时候，发现存在VTT供电电源，0.75V 存在最大20mV的变化量，正常的时候，该值的变化量一般在几个mV。
现在，想要请问下，①VTT供电电源变换是否会导致 DDR 的Leveling 出现time out的异常？②VTT的变化范围在多少之内是允许的？【因为，我发现TI给出的文档上，有一处描述有点对不上，sprabi1c- DDR3 design requirements for Keystone Device，对于电压的稳定性，噪声方面有问题，如下图，±2%， or 1.5mV】
不知道哪位高人，能够指点一下，不胜感激！
