CS一直拉低

可能是有问题的, 每次数据读写完成, 要置高 CS. 以通知通信命令的结束

CS一直为low 没问题。
读取值不对，应该还是时序的问题，DAISYIN这个引脚的建立时间和保持时间都满足Spec要求吗？
还是建议要测量下Daisy chain模式下的SPI时序是否没问题。

解决了。

怎么解决的，我也遇到同样的问题， 不同采样率下有的有有的没有，能把你的这块给我看下吗，谢谢
finelei2002@163.com

我的做法是：
1>写配置寄存，使其SPI接口超时复位功能打开；
2>读写寄存器间隔一定时间，使相邻时刻间隔大于SPI接口复位时钟数；

代码：
case (ctrl_state_r)
CTRL_STATE_IDLE : begin
if(wait_cnt_r < CTRL_WAIT_TICKS) begin
wait_cnt_r <= wait_cnt_r + 32'd1;
end
else begin
wait_cnt_r <= 32'd0;
req_wr_pulse_r <= 1'b0;
req_rd_pulse_r <= 1'b0;
ctrl_state_r <= CTRL_WR_REG_STATE;
end
end

CTRL_WR_REG_STATE : begin
if (req_clk_cnt_r < 16'd1) begin
req_wr_pulse_r <= 1'b1;
req_clk_cnt_r <= req_clk_cnt_r + 4'd1;
end
else begin
req_wr_pulse_r <= 1'b0;
if(wait_cnt_r < CTRL_WAIT_TICKS) begin
wait_cnt_r <= wait_cnt_r + 32'd1;
end
else begin
wait_cnt_r <= 32'd0;
req_clk_cnt_r <= 4'd0;
ctrl_state_r <= CTRL_RD_REG_STATE;
end
end
end
CTRL_RD_REG_STATE : begin
if (req_clk_cnt_r < 16'd1) begin
req_rd_pulse_r <= 1'b1;
req_clk_cnt_r <= req_clk_cnt_r + 4'd1;
end
else begin
req_rd_pulse_r <= 1'b0;
if(wait_cnt_r < CTRL_WAIT_TICKS) begin
wait_cnt_r <= wait_cnt_r + 32'd1;
end
else begin
wait_cnt_r <= 32'd0;
req_clk_cnt_r <= 4'd0;
ctrl_state_r <= CTRL_RD_DATA_STATE;
end
end
end
CTRL_RD_DATA_STATE: begin
if(adc_reload) begin
ctrl_state_r <= CTRL_STATE_IDLE;
end
else begin
ctrl_state_r <= ctrl_state_r;
end
end
default: begin
req_wr_pulse_r <= 1'b0;
req_rd_pulse_r <= 1'b0;
ctrl_state_r <= CTRL_STATE_IDLE;
req_clk_cnt_r <= 4'd0;
wait_cnt_r <= 32'd0;
end
endcase

我的ADC工作时钟为16MHZ,SPI CLK 也为16MHZ