我目前在使用SN74CBTLV16292做2选1的信号切换,示波器测量时候发现一个问题:
2个输入信号中任何一个,在接到16292内部的500Ω下拉电阻时候,信号电平被明显拉低了,由3.3V变为了2.9V。
这个情况如何解决啊?原因是啥,如何分析这个现象。
以前用过SN74CBTLV3257,是4如2选1的芯片,内部没有下拉电阻,不存在把输入信号拉低的现象。
多谢指教....
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我目前在使用SN74CBTLV16292做2选1的信号切换,示波器测量时候发现一个问题:
2个输入信号中任何一个,在接到16292内部的500Ω下拉电阻时候,信号电平被明显拉低了,由3.3V变为了2.9V。
这个情况如何解决啊?原因是啥,如何分析这个现象。
以前用过SN74CBTLV3257,是4如2选1的芯片,内部没有下拉电阻,不存在把输入信号拉低的现象。
多谢指教....
嗯。谢谢回复!
单A=B1时候,B2由内部500欧姆电阻强下拉到地。与B2连接的信号从其他芯片输出的,为OC输出方式,由一个4.7K电阻上拉到3.3V。示波器测量的时候,确实发现了B2处信号在2.9V左右。
当A=B2时候没有这个问题,B2电平是正常的3.3V,而此时B1为2.9V。
我的疑问是:对悬空端口下拉一个电阻避免干扰是正确的,但是为啥要用500欧姆这样的强下拉呢,对于OC或者OD方式通过上拉电阻驱动的方式驱动B2的话,500欧姆的强下拉确实会导致高电平幅度有所降低。
除非上拉电阻4.7K进一步减小,电平幅度会有所提升,但是这样的话静态功耗会提高的。
多谢指教!
Kailyn Chen 说:这个内部下拉设计的初衷是为了防止IO悬空,不会导致输入信号被分压,导致输出压降减小。当开关导通时候,A port=B port。 真正影响输出信号幅值的电阻为导通电阻Ron,可以看到这颗多路复用器的Ron很低,因此也不会影响输出信号。