TLK3134芯片+FPGA，XAUI模式，JCPLL BYPASS，参考时钟选择单端78.125M，在XGMII端发送一个line的8bit测试数据，设置PLOOP环回。
初始化流程完全按照手册建议：
JCPLL BYPASS模式，0x9100（6a90）,0x9101（0e04）；Mode contrl，RX均衡，TX DLL offset，数据path复位等依次配置执行....
配置后读取链路状态寄存器，符合手册要求，0x0001（6），0x0008（8000），0x0018（1c0f），0x901b（0011）.
TXD[7:0] 测试数据使用DDR时序模式，上升沿发送规律数据(偶数），下降沿发送规律数据（奇数）.
测试遇到的疑问：
1、环回后，RXD[7:0] 接收到的数据只有奇数规律数，而且有时是在上升沿采集到，有时在下降沿采集到，偶数无法正常环回采集到。
2、RXCK/TXCLK时钟周期与参考时钟REFCLK之间的关系如何确定？ 参考时钟选择单端78.125M，txclk的周期应该如何适配？时钟方案图1-3中未体现RCLK/TCLK。
0x9000寄存器配置为0x1515时，RXCLK测试到为78.M左右，0x9000配置为0x1919时，RXCLK测试到为156M左右，配置不同，RXCLK/TXCLK与REFCLK的关系如何确定？RCLK是否必须与Tclk周期完全一致？
3、手册上说XAUI模式只能支持DDR timing mode，为何不能使用SDR？
4、XAUI模式下，不同参考时钟周期下，最大速率3.125G如何推算得出？能否在手册中也给出明确推算公式？
5、手册中，图1-3中，HSTL_2X_CLK、delay_clk、rxbyte_clk 这些时钟用于什么，手册说明不够清楚。
例如，0x9101寄存器，JCPLL模式下要求配置为0d06，JCPLL BYpass模式下，配置为0e04，具体数值什么含义？
推算公式只简单的给出 x时钟/40M，太抽象不好理解。
感谢各位抽空答疑解惑，祝一切如意！
