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DS90UB927两线LVDS接口jitter过大

user1754388
Prodigy 60 points

实测DS90UB927的时钟是12.48Mhz，对手件为926，在测试FPDLINK的jitter时发现其指标超过0.35UI，但是眼图和MAP工具测试都是OK的，想问下如何解决该问题？

  • 0
    TI__Guru**** 295050 points
    您好，时钟是采用时钟芯片输出的吗？ jitter超过spec的话是不建议的，虽然目前眼图和MAP tool测试OK，但是我们知道jitter越小，那么margin越大，工作性能会更有保证，图像出现问题的几率就会更小。建议是使用low jitter的clock generator或者加上jitter cleaner 去除抖动。
  • 0 回复 Kailyn Chen
    Prodigy 60 points
    您好！

    感谢您的回复！
    时钟是使用MTK平台的SOC的标准的10线LVDS接口提供的的，时钟频率为12.48M，我们有实测了下jitter是接近1ns的，但是按照927的规格书中0.6UI的要求，是满足要求的，还请帮忙看下要如何处理该问题，十分感谢！
  • 0 回复 user1754388
    TI__Guru**** 295050 points
    您好，也就是说，目前clock的jitter是满足要求的，但是测试下来是FPD link data 的jitter 超过0.35UI是吗？
    这个data的测试是在927的输出端测试的，还是测试的926的CMLOUT的差分输出？ 因为926的输入端集成了均衡器，对FPD link输入的data会进行均衡处理和补偿，同时也对jitter进行了去抖动。
  • 0 回复 Kailyn Chen
    Prodigy 60 points
    您好！
    感谢回复！

    按照之前贵司提供的测试方法，是在927的输出端测试的，眼图是在926端测试的。
    是的目前测试FPD link data的jitter是不满足要求的。
  • 0 回复 user1754388
    TI__Guru**** 295050 points
    您好，不好意思，还是要确认下，927的输出端是怎么测试的jitter？
    因为927输出的jitter是和输入clock 的jitter有关系的，如果输入clock jitter是满足要求的，输出应该不会有太大问题。
    926的眼图，是在靠近926的输入端测试的是吗？ 眼图有问题吗？
  • 0 回复 Kailyn Chen
    Prodigy 60 points

    您好！

    JITTER是在FPDLINK上测试的。926的眼图是在CML引脚测试的。