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关于APPFPGA设计问题 dlplcrc410evm+dlp7000

Other Parts Discussed in Thread: DLP7000, DLPC410

1. 在官方提供的fpga源码中可知用户通过usb输入到appfpga的数据经过处理为128bits对应a和b两个channels,每个channel为64bit,两个channels交替对应着某行上的像素。再经过serders变成16bits串行信号。但dlp7000每行有1024个像素,经过计算1024/128=8,是否意味着传输一行的像素需要8次输入?

2. 为了提升刷新率我们打算采用ddr2内存,我们在网上找到了Texas Instrument早期提供的ddr2版本的源码(现在在官网找不到了)。ddr2版本的源码并没有pgen,counter等模块。请问ddr2版本是如何generate pattern?

  • 您好!

    感谢使用TI的DLP产品。

    TI提供了PC端的API可以使用,即如何通过USB Load data,请参考如下手册:

    不是很清楚早期的代码是如何工作的,但是在开发的时候,除了参考TI提供的参考代码,也可以参考DLPC410的数据手册,上面有详细的DLPC410需要的数据输入timing的介绍。

    Best regards