dsp 6748 IIC通信时时钟拉高不了

user5054519 说：

在调试IIC时（暂时还是单独调试）遇到IIC时钟拉低就拉不高的情况，检查IIC的配置是没有问题，硬件电路也查不出什么毛病，所以想问一下这是什么原因导致的。

请问是第一个CLK高到低后就拉不高，还是运行一段时间后拉不高？可以的话，上传一个波形来看一下。

下面的上拉电阻1.4K有点小，5K比较合适，当然这与CLK不能拉高没关系。

#1. 检查PINMUX配置是否正确？

#2. 配置成GPIO看能不能控制拉高拉低？

user5054519 说：

用GPIO模拟过，情况还是一样

你是说在GPIO模式下也不能控制这个管脚的高低状态吗？如果是，那么这个管脚可能损坏了。还有别的板子可以对比测试吗？

user5054519 说：

能说下可能会导致时钟拉不起来的原因吗

你是说在GPIO模式下也不能控制这个管脚的高低状态吗？如果是，那么这个管脚可能损坏了。还有别的板子可以对比测试吗？