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关于C6678 DDR3 Leveling 问题

在公司项目中,采用TI C6678 + 4片DDR3芯片(MT41K256M16HA 125IT)。在初始化DDR3时,按照文档《DDR3 Register Calc v4.xlsx》、《DDR3 PHY Calc v11.xlsx》计算的控制器参数以及Leveling初始值配置,发现DDR不能工作。

经过反复测试,发现将write leveling、gate leveling初始值调整以后,部分板子能工作;

例如,按照《DDR3 PHY Calc v11.xlsx》,我们计算DDR Leveling初始值为(WR0, WR1, …, WR7, GT0, GT1, .., GT7),我们在DDR3初始化值,配置Leveling初始值参数为:WR0+offset_wr, WR1+offset_wr, …, WR7+offset_wr, gate leveling initial value using GT0+offset_gt, GT1+offset_gt, …, GT7+offset_gt.。

对于下图的#1硬件,经测试offset_wr 在【32,96】,offset_gt 在【32,256】之间配置DDR,系统是正常工作的。

但是问题是,这个调整值的范围对不通的硬件电路板是不一样的。对于#2硬件,offset_wr 、offset_gt 取值范围与#1差别还比较大。

下图所示为两块硬件的调整值范围:

我们搞不清楚,为什么造成这种现象?到底是硬件问题造成的还是初始化驱动问题?

附件带上参数计算的表格。5086.DDR3 PHY Calc v11.xlsx3348.DDR3 Register Calc v4.xlsx