ADS8866: 时钟还没输出完成，数据提前输出完了，少几位数据

十万火急，求助！！！

您好，

看datasheet 中9.4.1.1 3-Wire CS Mode最后一句话：

DOUT goes to 3-state after the 16th SCLK falling edge or when CONVST goes high, whichever occurs first

这两种情况可以使DOUT输出三态，16个SCLK 是够了，但是看到CONVST信号线上有干扰，那么很可能是CONVST上的干扰造成了DOUT输出三态。可以在CONVST信号线串几十欧姆电阻和对地并联电阻，看CONVST信号线上的干扰是否可以滤除？

还有一种情况是，最后三位是不是本来就是高电平，然后受到了SCLK时钟的串扰；可以看下输出数据0时，是不是最后三位也是这种状态？

谢谢大侠回复，你说的两种可能，我认为这种可能最大:CONVST线上干扰造成瞬间高电平导致数据线进入3态，这个有可能，我明天加上防干扰措施试试。多谢指点！！！

你好！你说的方法有一定效果。

我现在在CONVST信号线串270欧或更大电阻，或者对地接几十到几百PF电容，有一定效果，但还是没解决问题，具体是这样：

当加的电阻或电容比较大时，比如电阻470欧或电容100PF以上，数据输出会达到18位，也就是会多出两位数据，随后才会变回3态，

当加的电阻电阻或电容比较小时，比如加120欧或10PF电容，数据输出会少于16位，也就是会少出1-2位数据，随后才会变回3态，

我反复调了电阻电容值大小，结果数据位不是多了就是少了，怎么芯片会对这个这么敏感吗？我现在搞蒙了，请高手指点迷津！！！

图片见下图：

后面两个黄色宽脉冲是第17、18号脉冲，是为了让芯片数据输出干净额外多发的脉冲！！！！！！！！！！！！！！！！！！！！！

多发几个SCLK没关系，因为即使没拉高CONVST，DOUT也会在输出16bits数据后自动进入三态

已换另一种芯片了

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