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DAC8822: 输出有过冲

Part Number: DAC8822

  各位好,这里有一个问题请教一下

          DAC8822寄存器值从高变低时(比如8147到7EB9),其后级输出下降沿会带有一个比较大的过冲,见图,当然手册里面也提到这个问题,但是幅值远远没有这么大。DAC后级是一个IV转换器,用的是二象限模式,数据端口通过FPGA给数据,供电3.3V。我们已经验证了硬件电路OK,问一问这个过冲有没有可能是FPGA逻辑带来的?或者有没有解决办法,先谢谢了

  • 您好,

    也有可能是数字信号造成的影响,模拟输出信号PCB走线附近是否有其他数字信号?如果走线离模拟输出信号比较近的话,会影响模拟信号的输出;

    测试输出时,后级是否带了负载?还是输出悬空时测量的?看下是否与后端负载有关;

    另外,在其他代码输入时,输出是否也有这种过冲?因为 8147到7EB9,即1000 0001 0100 0111到 0111 1110 1011 1001翻转的位数挺多的,如果仅在翻转位数比较多的时候出现过冲,那么很可能是DAC Glitch造成的,下面文档是对DAC glitch的解释:

    https://www.ti.com/lit/an/slyt300/slyt300.pdf

    减少glitch 幅值,有2个方法:

    第一个是在输出上添加一个 RC 滤波器,然后添加一个缓冲运算放大器。 代价是延长了稳定时间。 这是减少glitch 信号幅值比较简单方法。

    另一种是在 DAC 缓冲输出后使用 S/H 开关和放大器。 需要在开关之后和外部放大器之前放置一个电容器。  这种方法的优点是,理论上可以消除大部分glitch ,而不会增加稳定时间。 但是 控制 S/H 开关和 DAC 的逻辑时序很难实施,因此很难实现这种方法。 如果不介意增加稳定时间的话,我建议使用第一个方法。 此方法更易于实施,不需要额外的控制逻辑。 

    下面PPT解释了glitch 的来源以及消除glitch 的一些方法:

    DAC Glitching Slides.ppt

  • 1.模拟信号附近没有数字信号,板上采用单点接地;

    2.确实只是在翻转的位数比较多的时候过冲比较大,比如当8147(1000 0001 0100 0111)到8000(1000 0000 0000 0000)时,过冲就比较小,一个疑问就是手册上的glitch幅值比较小,实际却变得这么大;

    3.您说的第一个办法我们已经尝试过,确实有效果,但是滤掉尖峰的同时,也使得正常波形失真比较严重,这样我们选用DAC8822就没有意义;ps:我们是需要该DAC达到5M的更新率,即能稳定的输出2.5MHZ的方波;

    4.是否有其他办法,比如逻辑层面的,在写入时序方面做一些控制;

    5.您能否按照以下需求推荐一个没有glitch的DAC;

    更新率>=5M,单片通道数>=2CH,DAC架构不限,供电2.7V~5.5V

  • 您采用数据表中的code,从7FFFh到8000h,8000h到7FFFh变化时,glitch幅值分别是多少?

    没有其他办法,这个是DAC工作原理自身的缺陷,具体见视频:

    https://training.ti.com/ti-precision-labs-dacs-code-to-code-glitch?context=1139747-1140267-1140260-1140259-1140262

    R-String这种架构的DAC是产生glitch最小的架构,但是没有满足更新率>=5M的型号;

    DAC8822的Settling Time是0.5µs,最大更新率为2M,达不到更新率>=5M的要求,我想向您在确认下,您需要的更新率最小是5M吗?

  • 输入代码从8147到7EB9输出时,上述测得波形后级IV转换器是什么电路,我想看下是否与这个电路有关,以及是否与IV转换器后级电路有关,所以想让您测量下,在7FFFh到8000h,8000h到7FFFh变化时,输出端悬空时波形是什么样的,以与数据表中的波形进行对比

  • 能否换个沟通方式,这样太麻烦,效率太低

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