Original question:
你好，在ADC3664EVM中，采样时钟可以通过J9 balun input进行输入，也可以通过FPGA产生信号时钟，请问如果使用FPGA产生采样时钟给ADC3664的话，下图中的原理图需要进行怎样的修改呢？包括哪些DNP需要重新焊接连接之类的。如果我不需要接受FPGA_REFCLK的话，是不是就只用焊接R39呢？也就是FPGA_CLK。对这个FPGA_CLK有什么幅度需求吗？也就是FPGA这边关于FPGA_CLK这个输出信号引脚有什么配置需求吗，包括电气特性之类的
还有一个问题，在ADC3664EVM手册（sbau361.pdf）中讲解到，使用板载时钟就会进行频率锁定。请问这个板载时钟是不是EVM板子上的10M时钟？如果我将ADC配置成14bit 1-wire real decimation，decimation factor=8的话，那么这个板载时钟频率够吗？不清楚怎么配置板载时钟
您好，
请问如果使用FPGA产生采样时钟给ADC3664的话，下图中的原理图需要进行怎样的修改呢？包括哪些DNP需要重新焊接连接之类的。
请按照下面PPT修改：
电气特性要求：
板载时钟选项（CDCE6214）无法生成所需频率的DCLKIN，这将在下一次PCB修订中删除。
你好，按照PPT进行修订后，由FPGA提供的FPGA_CLK是单端信号而非差分信号，请问这个信号需要什么电气标准？是LCVMOS25吗（即vivado给这个FPGA_CLK需要进行什么样的电气标准配置）。
按照我个人的理解：由FPGA以LCVMOS25电气标准驱动FPGA_CLK信号，那么根据改版后的电路原理图来看，CLKM恒定为0V，而CLKP将会接收到一个2.5VPP的方波，这个方波的最大值是1.25V最小值是-1.25V，那么根据差分信号Vdiff=Vp-Vn可知，Vdiff的大小也会是一个2.5VPP的方波，最大值为1.25V最小值为-1.25V，这满足最大差分信号3.6VPP。但是我有个疑惑，就是CLKP最小值将到达-1.25V的话，这不是会烧坏芯片吗？如下图所示，最小值只能是-0.3V
下图为改板后的原理图
由于目前无法确认FPGA以什么电气标准去驱动FPGA_CLK信号，所以麻烦告知一下，谢谢！
