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不好意思，刚才描述的可能有点问题，现在重新更正一下上面的问题。

外部控制器件为altera FPGA，使用LVDS DDR模式，配置为测试模式，A通道是正确的，B通道不对，即使是A,B通道配置的测试模式是一样的，B通道也是不对的，通过抓取FPGA采集的数据，发现B通道的下降沿的6bit数据中，最后一个bit始终为0，而A通道的就不是这样的情况，这是什么原因造成的，非常感谢

Hui

建议你用All Zeros，All Ones和Toggle三个模式分别看一下。看一下B通道的最后一个Bit的值。最后用FPGA里面的timing模式把ADC的输出时钟和数据都采样下来看看。是不是接口的时序有问题

我测试过很多模式组合，得到的结果A通道都是对的，B通道的下降沿的最后一个bit始终为0，应该不是FPGA接口时序问题，否则A通道应该也是错的，把B通道配置为计数器模式，得到结果为每次计数器加2，应该是加1的，而A通道就是每次加1.不知道是什么原因，还有就是在测试模式中，SNRBoost打开与否对测试模式有影响吗，override SNRBoost PINS这个寄存器配置作用是干什么的，datasheet里并没过多的讲这个，在测试模式时，我把override SNRBoost PINS设置为1与0，发现测试模式下的结果都是不一样的，怎么回事，既然是测试模式下，这个override SNRBoost PINS如何配置应该没影响吧

Hui

如果test模式为输出恒为1时，B通道最低位也是0吗？如果是的，就要检查一下硬件或者时序了。A和B通道的数据是分开的，在FPGA里，A的时序对了，不一定B通道就一定对的。可以用逻辑分析仪抓一下数据看看

hui

能不能发一张时序图？

好，我去采集几种配置情况下的配置图

不要配置图，要类似于手册上figure6那样的带clk out和out data的时序图

A，B通道都配置为翻转模式

这个是A通道的数据

A,B通道配置为全1，全0是正确的，

就是B通道配置为翻转模式，计数器模式时，采集的下降沿的数据的最后一个bit是0，这是在这两种情况下出错的原因，A通道配置为翻转模式和计数器模式时是对的

刚才图上的抓数据时钟就是ADC采样时钟，最上面一行数据为adc输入的6bit ddr数据，第二行为上升沿对应的数据，第四行为下降沿对应的数据，最后一行为SDR数据输出，红色的那一行为上升沿数据的延迟一拍信号

hui

谢谢。我不要用ADC的采样时钟作为抓数的时钟。我要的是把采样时钟也采集到，然后把通道的B的最低2位打开，然后看时序关系

这样在FPGA中是没法采集的，没法采集到像datasheet中figure6的那种时序图，

另外在使用测试模式时，必须得把ctrl1，ctrl2，ctrl3都全部拉低，得到的A通道才是对的，测试模式应该是不会受这三个信号控制的吧，怎么回事

这样在FPGA中是没法采集的，没法采集到像datasheet中figure6的那种时序图，

另外在使用测试模式时，必须得把ctrl1，ctrl2，ctrl3都全部拉低，得到的A通道才是对的，测试模式应该是不会受这三个信号控制的吧，怎么回事

这样在FPGA中是没法采集的，没法采集到像datasheet中figure6的那种时序图，

另外在使用测试模式时，必须得把ctrl1，ctrl2，ctrl3都全部拉低，得到的A通道才是对的，测试模式应该是不会受这三个信号控制的吧，怎么回事

你的FPGA内部有没有高时钟？我想用这个时钟进行采样。不用状态采样。我怀疑是采样时钟和B通道的最低位的时序关系没有满足

CTRL1 2 3都拉低是正常模式，SNRBoost disable。手册的49页有介绍。

测试模式请关闭snrboost. 否则将有错误

overide snrboost pin,是指忽略外部snrboost 控制管脚。

B通道递增序列测试也应该正确才能保证LVDS时序正确，请仔细检查配置