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DLPC910控制问题

Other Parts Discussed in Thread: DLPC910, DLP9000X, TIDA-00570

您好,我尝试在APP FPGA中编写程序进行DLPC910的驱动控制时,有一些疑惑,望解答:

1、DLPC910初始化即INIT_ACTIVE拉低,是否与从APP FPGA 传输来的信号有关?

     我自己的测试过程中发现,上电后,DLPC910 并不会自动初始化,只有当APP FPGA中传输来正确的时钟信号时,INIT_ACTIVE信号才会拉低。所以,初始化是与时钟有关的吗? 并且我发现传输的时钟中必须有A.B两路,如果单纯传输啊CD两路,系统并不会初始化。好像A B 两路时钟有优先级。我不知道这是我设计的问题还是确实必须传输A B两路时钟

2、DLPC910手册中还写到,系统初始化需要4ms,在此期间不能声明 数据及命令,所以如果说初始化确实有时钟有关,那末是否意味着在时钟开始的4ms之内,都不能声明数据及命令吗?我这样理解是否正确

 询问上述问题主要因为我在APP FPGA中设计程序时,无法确定何时完成了初始化,从而有可能在4ms初始化期间声明了数据导致启动不正确。

非常期待回答!

 

  • 您好!

    感谢使用TI的DLP产品。

    1.在DLPC910初始化的过程中需要对接口做Training,Training data是0100,具体请参考DLPC910数据手册7.3.4节。

     请问使用的DMD是 DLP6500还是DLP9000x?DLP9000x需要使用四个Channel传输数据,而DLP6500使用两个Channel。

    2.初始化时可以监测INIT_ACTIVE信号,初始化过程中不要拉高DVALID,在INIT_ACTIVE拉低后需要至少等待额外的64个时钟周期再拉高DVALID。

    Best regards

  • 感谢您的回答,上述问题我已理解。我用的是TI的参考设计TIDA-00570中的主板,经过接口的训练之后,初始化信号已经拉低。

    在APP FPGA 写入程序之后, 在J4 J5连接处的相关引脚处,可以测到400mhz的时钟信号,但是却测不到图像数据信号。时钟和数据都是采用OSERDES同一种结构发送的,所以我想问这可能是哪里有问题?

    是否与时序约束有关? 此外,我想问一下对于采用DDR传输的差分信号,约束时只需要约束dout_ap,还是dout_an也要约束,因为我看到贵公司在Discovery 4100的开源程序中,只约束了dout_ap,而且还是以SDR的方式约束的。

    期待您的回答,谢谢!

  • 您好!

    指的是DLPC910和DMD的接口吗?请问测试的时候是否有接DMD?不确定在不接DMD的情况下是否会有数据输出,建议在连接DMD的情况下测试。

    如果training正常,可能并不是时序约束的问题,有发送数据给DLPC910吗?

    Best regards