你好,我们使用自己研发的板卡,在DLP7000平台上,Global模式下,RST_ACTIVE这个信号默认是高电平,当APPFPGA给DLPC发送数据时,这个信号会拉低,当数据发送结束时,它同步拉高,与手册写的不一祥,拉低时间与发送数据时间同步,而不是拉高4.5us,请问这可能是什么原因造成的,有没有类似的问题
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