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ISO7760: Input threshold voltage hysteresis

Wong Steven
Part Number: ISO7760

Hello ~

Our system VDD : 5V

and want to know the “Input threshold voltage hysteresis” define

and  explane it

  • 0
    TI__Guru**** 185470 points

    您好，

    VI(HYS)是指 VIT+ 和 VIT-之间的差值；

     VI(HYS) min 最小值是 0.1*VCCI是指 VIT+ 和 VIT-之间的差值最小为0.1*VCCI。

  • 0 in reply to Amy Luo

    VCCI=5V系統來說，如果是0.1xVCCI的話，那邏輯High / Low之間差異範圍不就只剩下0.5V ?

  • 0 in reply to Wong Steven
    TI__Guru**** 185470 points

    是的，这是在任何时候必须存在的最小差异。

    VIH和VIL是建议的输入电压，而VIT+和VIT-是实际的设备输入阈值。VIT阈值是最坏情况规范，VIT+(max)为0.7*VCC。这告诉客户他们需要应用大于VIT+(max)的输入信号，才能100%的将其视为高电平信号。

    VI(HYS)是输入阈值的迟滞，也就是说VIT+和VIT-在任何时候至少会有0.1*VCC的差异。我认为这里可以对比迟滞比较器来理解这个概念。

  • 0 in reply to Amy Luo

    Yes, 一般情況下絕對是設計高於0.7*VCC。但在驗證干擾耐受性時候，是否就容易造成轉態。
    因為比對其他廠規格，0.7*Vcc 是標示在min，表示說最低要大於0.7*Vcc才為HIGH (HYS有0.4*Vcc)
    而TI這顆0.7*Vcc卻標示在MAX，其min為與low准位差異僅有0.1*Vcc(HYS)

  • 0 in reply to Wong Steven
    TI__Guru**** 185470 points

    对于Logic high和logic low，我想您应该看 ISO7760 datasheet中的 VIH和VIL参数，VIH最小要大于0.7VCC才能保证所使用的ISO7760 都能保证或100%被视为高电平信号；VIL同样的道理。

    VIT阈值是最坏情况下的规范，VIT+典型值是0.6VCCI，输入0.6VCCI的信号可能被视为高电平，但不能保证100%被视为高电平，若要100%被视为高电平，那么输入信号要至少满足0.7VCCI。

    请让我知道您是否明白了 ISO7760 datasheet中的 VIH、VIL参数和VIT+、VIT-参数的区别。

  • 0 in reply to Amy Luo

    建議參數是依照客戶自行設計，這我們明白一定會設計在5V，
    我們主要是想要挑一顆耐受性比較高的隔離器件。
    但看到這規格定義，及HYS最差僅有0.1*Vcc，似乎與我所認知CMOS製成有牴觸。

    至於典型值那是與數量篩選有差，我們是希望最差情況下來考量，
    才會很糾結想了解0.1*Vcc (HYS)，依目前看起來是干擾耐受性較他牌差

  • 0 in reply to Wong Steven
    TI__Guru**** 185470 points

    我不确定您是怎样定义这个“干扰耐受性”的。对于A牌 ISO 输入信号必须大于0.7VCC才能被识别为高电平，若输入信号受到干扰，可能会降低到0.6VCC，此时A牌 ISO已经不能正常识别为高电平了，而对于 ISO7760其识别高电平的典型值是0.6VCC，此时还有一定概率可以识别为高电平，减小了异常通信的发生，在我看来是干扰耐受性强的表现。