Original question:
Hi,
We use 74hcs serie chips to solve the slow rise/fall time issue, because RC(R:30K C:0.22uf) is designed as the input of 74hcs08 to have a certain delay time.
We belive that the solw rise time is suitable for hcs chips as the datesheet described:
However, the slow rise/fall siganl may failue to triggle the 74hcs08.
What is the problem of this design?
Thanks very much!
您好，
您可以附上应用的 SN74HCS08电路图吗？
供电电压是多少？工作中供电电压正常吗？
输出端负载接的是什么？输出端走线长吗？请确保输出端的电容负载 ≤ 50 pF；
输入信号是怎样的？您可以同时附上输入和输出信号波形吗？请注意，虽然 SN74HCS08对输入信号变化率没有要求，但是对输入信号上的噪声幅度仍有一定的要求，振幅足够大的噪音仍会导致问题。请注意datasheet中的ΔVT、VT-(min)、 VT+(max) 参数。
与门输入输出连接情况：
1、与门输入端接的是74HC14输出，接了30k和0.22uf的电容，期望该信号能够有一定的延迟输入；
2、与门输出是直连到该与门芯片的另外一路输入端。
3、输入的高电平接近5V，低电平接近0V
我也注意到了，与门要求输出电容负载要小于50pf，74hc14输出负载要求小于70pf，我看手册理解这个应该不是强制要求，只是希望有更好的波形给下一级的输入，如果下一级 输入是施密特输入，为增加一定的延时，增加电容负载我理解是可以的，不知道我的理解是否正确，谢谢！
SN74HCS08的供电电压是5V吗？另一输入端接的是什么？输出端走线长吗？建议您附上同时测量的输入和输出信号的波形以便进行问题分析。
在SN74HCS08输入端加RC滤波电路我认为也是可以的：
这里的50pf和70pf是指逻辑IC输出端的容性负载，容性负载太大，会增加数字信号的上升时间，这样输出波形的上升沿就会存在明显失真。
电路图您可以将图片直接拖入回复对话框来上传。
