您好、TI、
我们一直在为时序关键型应用使用 RM46、并使用 GIOA[6]/[7]作为输入来触发其 ISR gioHighLevelInterrupt ()。
为了测量进入中断的时间、我们将在中断例程中设置引脚、并测量施加的输入和设置的引脚之间的延迟。
μs、从触发到引脚设置的时间大约为1.5 μ s、这对于我们的应用来说是合适的。 μs、它不完全是1.5 μ s、而是大约1.5 μs±120ns。
我们真的希望尽可能减少这种差异、即使是以时间为代价进入例行程序-我们只是希望它尽可能保持一致。
设置引脚的 ISR 设置为 FIQ。 还有一些其他 FIQ 中断、我们已经尝试禁用它们、但问题仍然存在。
我们已经尝试过的一些解决方案:
-我们已尝试在禁用所有其他中断的情况下运行该程序。
-我们尝试在 ISR 内部设置其他引脚,以查看设置引脚的时间是否是问题所在。
-我们尝试在中断触发器上设置高/低/任一极性。
那么问题基本上是-我们是否可以做任何事情来确保处理器每次都需要相同的时间来进入中断例程? 它不一定要比现在更快、只是一致。
提前感谢。