[参考译文] TLV320AIC3007：PGA 本底噪声

你(们)好

需要澄清的几个方面：

• 这在所有装置上都能看到、并且表现出相同的行为吗？
• 测试是如何进行的？ 它们是否提供了处于已知电平或仅空闲的输入？
• 如果他们使用已知电平 say -60dB 输入、他们是否会看到相同的行为？
• 它们是否可以从-16dB 到0dB 的反向运行？
• 它们是如何在相同的时间段内捕获噪声的？ 这是频域吗？

此致。

您好 Pdjuandi、

感谢您的及时响应。

我们的客户准备了0.5dB 步进 FW 脚本和重新编码输出电平、然后将其转换为时域图。

 这是我之前的消息中的混淆、但这是 DAC 端行为。

混频器 LOP 音量控制寄存器(R82、R89)的阶跃为0.5dB、输入 PCM 数据为0。

我们将确认以下事项并返回给您。

这个问题的人口。

-在相同环境下进行-60dB 输入测量。

-查看另一个混频器输入节点(如 Line2)本底噪声。

－查看反向水平方向测试。

此致、

Mochizuki

您好、Mochizuki-San、

感谢您的澄清。 让我们知道这些询问的结果。

此致、

Jeff

您好！

我们还进行了其他调查。 下面是我们的观察结果。

1. 即使在 EVM 器件上、所有 TLV320AIC3007器件也具有该本底噪声变化和拉链噪声。 但`s 客户 的 LO 驱动器配置为+9dB 增益。
2. 输入信号电平不是拉链噪声电平的参数、在无信号或-60dB 信号输入时不会改变。
3. 将混频器输入源从 DAC 更改为线路2输入时、0.5dB 步进本底噪声变化不会改变。 因此、0.5dB 步进本底噪声问题来自混频器级本身。
4. 当从另一侧更改混频器增益时、本底噪声变化不会改变。

 从这些结果中、我们仍然有 疑问。

1. 我们预计混频器级增益控制和 LO 驱动器增益控制不会利用拉链无噪音算法。 是这样吗？
2. 混频器增益为0.5dB 时、您是否可以重复本底噪声变化问题？   是否有任何权变措施来改善本底噪声？

此致、

Mochizuki

您好！

您能否向 我发送测试的配置/寄存器设置、以便我知道测试的路径？

您是否说该问题仅发生在 DAC 到线路输出上、而不是从线性2输入直接到线路输出上？

当您说混频器时、您指的是哪个块？

下面是 AIC3107的方框图、AIC3007的超集、您能否绘制出存在问题但没有问题的路径？

此致。

您好 Pdjuandi、

让我澄清一下我们客户的问题。

通过我们的额外调查、我们可以简化问题、即 HPL/HPR 输出音量和左/右 LOP 音量功能的噪声性能。

他们计划将此功能用于音频系统中的主音量控制。

在初始测试中、它们使用了 DAC 输入路径 R47、R64/R82、R92、但即使将输入路径更改为线性2输入 R45、R62/R80、R90、相关噪声现象也不会改变。 因此、在这种情况下、输入源无关紧要。

当我们在第一个帖子中发送捕获的图像时、有较大的拉链噪声和非单调本底噪声变化0.5dB 阶跃体积增益变化。

在客户应用中、HPL/HPR 输出性能具有更高的优先级、让我们重点关注 HPL/HPR 输出音量功能。 客户应用+9dB 输出驱动器增益 R51、R65。

对您的评论的回答：

您能给我发送配置/寄存器设置吗->我将要求客户共享脚本。

您是否说该问题仅发生在 DAC 到线路输出上、而不是从线性2输入直接到线路输出上？ -->抱歉，有一些困惑，我在上面已经解释过了  

当您说混频器时、您指的是哪个块？ -->这是 HPL/HPR 输出音量块，具有 MUX 和混频器功能。

下面是 AIC3107的方框图、AIC3007的超集、您能否绘制出有问题但没有问题的路径？-->实际上、HPL/HPR 输出音量的输入路径无关紧要。

此测量是通过特殊测试脚本完成的、我们的客户准备了 FW、在一定的间隔内、步进音量从0dB 变为-18dB、阶跃为0.5dB。 然后、通过 PC 应用软件对输出噪声级别进行重新编码并绘制波形。  

客户的请求：

我们预计 HPL/HPR 输出音量控制和输出驱动器增益控制不会被利用拉链无噪音算法。 是这样吗？

如何将 HPL/HPR 输出音量用于动态功能音频系统主音量？

混频器增益为0.5dB 时、您是否可以重复本底噪声变化问题？  是否有任何权变措施来改善本底噪声？

如果每0.5dB 步长触摸 HPL/HPR OUT 音量、您将轻松听到并识别 HPL/HPR OUT 的本底噪声。

通过这个特性、很难在音频系统中指定 SNR 规格、并且会产生不可配置的可耳戴式后高音噪声。

本底噪声变化的原因是什么？ 此特性是否会因器件而异？

如果需要，我们可以召开电话会议，以便迅速取得进展。                                                                                                                                           

此致、

Mochizuki

您好！

随附 的是 EVM 上的验证测试脚本、其他寄存器为默认的 vale。

监控 HPL 和 HPR 输出信号、然后将 HPL/HPR 输出音量 R47和 R64的增益以0.5dB 的步长更改。

您将看到拉链噪音和非单调性本底噪声变化。

此致、e2e.ti.com/.../AIC3007script.xlsx

Mochizuki

您好！

您可以通过更改 DAC 音量控制(R43和 R44)来控制音量增益、而不是将模拟音量控制(R47和 R64)作为通常用于控制音量的另一个选项。 您是否尝试使用1KHz 音调、您是否看到相同的行为？

我明天将在 EVM 上检查它。

此致。

您好 Pdjustndi、

感谢你的答复。

 拉链噪声和非单调本底噪声行为不会因输入信号电平、无信号、1KHz 或音乐而改变。

DAC 音量单极化的一个问题是较低音量设置下的 EE 系统级 SNR、因为 DAC 后端混频器和驱动器增益会保持较高的模拟增益。

理想情况下、DAC 在不应用数字衰减的情况下以全分辨率运行、然后降低后端模拟级的增益以获得更好的系统级 SNR。

但是、如果这次拉链噪音不允许这样做、我们应该将 DAC 数字音量用于主音量。

我们仍然很好奇本底噪声水平为何会改变4~5dB 乘以0.5dB 混频器增益。  背后有什么机制？

此致、

Mochizuki  

您好！

感谢您的确认。

我已经检查过 EVM、我看到了类似的趋势、除了-2.5dB、-6dB 等更高

我将在内部检查其背后的原因、并将告知您、但如前所述、DAC 音量可能是此处的选项。

此致。