This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] PCM1840EVM:音频噪声

Guru**** 1503120 points
Other Parts Discussed in Thread: REG1117, PCM1840, PCM1840EVM
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1185174/pcm1840evm-audio-noise

器件型号:PCM1840EVM
主题中讨论的其他器件:REG1117PCM1840

大家好、

您能帮助解决以下问题吗?

e2e.ti.com/.../graphs.pdf

连接到 DE10标准的 PCM1480EVM、可生成所有数字时钟(BCLK、FSYNC 和 MCLK)
MCLK = 12MHz、见第1页
BCLK = 3.072289MHz、见第1页
FSYCK = 64*BCLK =48kHz、见第2页

电源是台式直流电源型号 CPS-3010 II、通过 REG1117稳压器提供5.15 VDC (请参阅第3页)。

捕获的音频噪声很大。  第4页上的测试结果显示了 PCM1480EVM I2S 音频输出的 DFT、其中4437Hz 的音调通过电话扬声器播放到板载麦克风。  指针显示扬声器的音调。  
附件第4页上输入4343HZ 音调之外的噪声源是什么?

如果您需要更多信息、请告诉我。

提前感谢。

此致、

Marvin

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    应在几小时内答复

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Sanjay、

    谢谢你。 我将等待您的回复。

    此致、

    Marvin

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    MCLK 振幅看起来很小、为什么呢?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Sanjay、

    感谢你的等待。  尽管 与其他信号共享相同的组和设置、但 MCLK 的 FPGA 输出为2.2 vpp。  

    希望这些信息能有所帮助。 如果您需要更多信息、请告诉我。

    此致、

    Marvin

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    应在星期二作出答复

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Sanjay、

    期待您的回应。

    此致、

    Marvin

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    大家好、TI 专家 Marvin 昨天不在办公室、您应该期待 Sanjay 今天的回应

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    是否确定使用 PCM1840? 它没有 MCLK 引脚。 您在哪里连接 MCLK。

    此外、如果时序是从公共源生成的、则需要是48kHz 的倍数。 MCLK 应为12.288MHz

    您是否还可以向我发送您使用的硬件引脚设置?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Sanjay、

    MCLK 连接到 MD1。  

    MCLK = 12MHz。 md0为低电平。  这使得 Fs = 46.875、即 LRCLK 频率。  所有时钟均由 FPGA 生成。  客户需要在将来扩展到麦克风阵列。  因此不能 使用内部时钟。
    此致、
    Marvin
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Marvin、

    TI 专家 Sanjay 不在办公室、因此请耐心等待、因为另一位专家将在下周回答问题。

    感谢您的耐心等待

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Daveon:

    谢谢你。 我期待他们的回应。

    此致、

    Marvin

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Marvin、

    很抱歉、我们的 TI 专家 Jeff 将尽快回答您的问题。

    谢谢、

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Daveon:  

    很期待这件事。 非常感谢。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Marvin、

    我不理解 MCLK 连接。  在图中、您在 md0上具有"12MHz"、而您在 MD1上声明 MCLK。  在该配置中、Fs=48kHz 时的 MCLK 应该恰好为12.288MHz。  从图中可以看到、MCLK 从 GND 和小信号上浮动。  我不知道该部件是否会识别它。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好 Jeff

    客户正在通过 EVM 中标记为"MCLK"的引脚为 MCLK 供电。 这将根据 PCM1840EVM 数据表的第12页馈送到 MD1:   

    客户将测量准确的 MCLK 频率、并将使用精确的更新我们、但 根据他们的说法、它高于12MHz +5%。 他们不认为这很重要、因为所有其他时钟都与 MCLK 同步。  
    MCLK 不是悬空的、浮动波形是由于其 USB 示波器的默认设置。
    由于 它们得到的 DOUT 数字流、它们假设采样电路能够识别 MCLK。 但是、如果任何时钟不在可接受的范围内、则绝不会获得 DOUT 数据流。
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Marvin、

    请确认 MCLK 上的信号完整性良好。  如果不是、这肯定是问题所在。

    请确认 MDZ 为高电平。  请告诉我 FMT0、FMT1和 md0的设置。