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[参考译文] PCM1865：PCM1865 SCKI 比率/PCM1681 SCK 比率

admin
Guru**** 1693050 points
Other Parts Discussed in Thread: PCM1865, PCM1681
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/audio-group/audio/f/audio-forum/1352926/pcm1865-pcm1865-scki-ratio-pcm1681-sck-ratio

器件型号：PCM1865
主题中讨论的其他器件： PCM1681

您好、专家。

 数据表指出、外部提供的主时钟(SCKI)与 PCM1865的比率应为48%~52%。

此外、数据表指出外部提供的时钟(SCK)与 PCM1681的比率应为40%~60%。

 

如果时钟(SCKI 或 SCK)仅大约每10秒偏离该比率一次、这是个问题吗？

(__LW_AT__PCM1865与 SCKI=bck 配合使用、而 PCM1681与 SCK=bck 配合使用。）

 

只要您在这种状态下收听音频、就没有问题。

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    TI__Guru**** 1693050 points
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    您好、专家。


    它将是一个补充。

     BCK 的比率的变化方式与 SCKI 或 SCK 相同。

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    TI__Guru**** 1693050 points
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    您能否具体说明提供给芯片的时序？

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    TI__Guru**** 1693050 points
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    大家好、Sanjay Dixit  

    对于 PCM1865、4.096 MHz 是 SCKI = bck 的输入、16KHz 是 LRCK 的输入。

    BCK 和 LRCK 与 SCKI 同步。

    这同样适用于 PCM1681、其中4.096 MHz 在 SCK = bck 时输入、16KHz 在 LRCK 上输入。

    BCK、LRCK 和数据与 SCK 同步。

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    TI__Guru**** 1693050 points
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    我在研究这种情况。 请等待几个小时后回复。

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    TI__Guru**** 1693050 points
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    只要 bck High Time 大于65ns ,它就会是好的。

    在 BCLK=4.086MHZ、 O.52时

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    TI__Guru**** 1693050 points
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    只要 bck High Time 大于65ns ,它就会是好的。

    在 BCLK=4.086MHZ 时， 0.52*TBCLK 为12ns。 这高于65ns 下限

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    TI__Guru**** 1693050 points
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    谢谢你。   D·桑贾伊  

     让我再确认一下。

    如果 bck 的时序要求已得到满足、即使 SCK (主时钟)的 Hgih 时间与低电平时间之比不能得到满足、

    可以理解没有问题吗？

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    TI__Guru**** 1693050 points
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    SCLK 占空比的最大偏差是多少？  

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    TI__Guru**** 1693050 points
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    大家好、Sanjay Dixit  

    很抱歉这么晚才回复。

    似乎存在误解、因此我将随附一个方框图和一个波形。

    在16kHz 间隔时间内、SCK (或 SCKI)和 BCK 的高电平周期会延长或缩短一个脉冲。

    这会是问题吗？

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    TI__Guru**** 1693050 points
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    尊敬的 Shuji：

    感谢您提供图表。 如果 BCLK 延长或缩短一个脉冲、则有 在 BCLK 下降沿读取的数据丢失的风险。

    我建议消除该问题、仅提供 SCLK 并使用 PLL 生成较低抖动 ASI 时钟。 在这种方法中、通过内部分频器、BCLK 和 LRCLK 将与源时钟同步。  

    或

    如果您知道 完全正确 该脉冲偏差时发生。 您可以创建缓冲区通道时隙、以便数据将读取空通道。 例如、如果您需要2个通道、但您 为4个通道提供了时序、则脉冲偏差将读取后续附加了0的空数据时隙。

    此致、

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    TI__Guru**** 1693050 points
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    谢谢 Daveon、

    我会回应后一项建议。

     

    感谢您的快速响应。