[参考译文] TIDM-1010：ePWM 和时钟的 BiSS-C 库使用情况

yusheng Wu said:

1)在 PM_Bissc_setupPeriph EPWM1A 的示例设计中、该引脚连接到 CLB_IN0、6和7的 CLB3和 CLB4。 在示例中、从不配置 EPWM1。 该信号预期的行为是什么？ 它有什么作用？

此设计未使用任何 PWM 作为输入。 如果该输入连接到逻辑块、则该输入不会连接到逻辑块内的任何东西。  EPWM4被 CLB 用作到引脚的路由-也就是说、它会覆盖 PWM 输出功能、以便将信号从 CLB 传输到引脚。   

2) PM_Bissc_configureCLBLength CLB4_BASE 中示例设计的 CLB_ADDR_COUNTER_1_MATCH1强制设置为200。 这个值是多少？ 如果 CLB 的时钟频率为100MHz，则应将其更改为100？

我不知道什么 counter1 match1是用于和将需要一些时间来深入研究它. 遗憾的是、我们没有明确详细介绍此设计的 CLB 实现的文档。  

3)当我们向 PM_Bissc_setFreq 传递25时、我们得到一个4 MHz BiSS-C 输出时钟、文档和注释表明这应该是2 MHz。 时钟频率 = SYSCLK/(4*BISC_FREQ_DIVIDER)。 我们的 SYSCLK 为200 MHz、似乎现在的偏差系数为2？

注释不正确。 这是从 CLB 时钟本身到 BiSS clk 的缩放、而不是从 SYSCLK。  提供该库的 F2837xD 上的 CLB 也在100MHz 下运行、因此不需要更改缩放。  

4)我确定这个问题比较愚蠢、时钟信号显然来自正确的引脚、且引脚配置为连接 EPWM4A 和4B。 完成设置后、我们使用跳闸区强制输出为高电平、但我在代码中不明白 CLB 是如何与 ePWM 通信的。 EPWM4已启用、但未配置跳匣区域以外的区段。 CLB 如何控制 ePWM？ 它们如何进行物理连接、即哪些 CLB 输出连接到 ePWM 输入？

CLB 覆盖 ePWM4功能以到达这些引脚。 CLB 引入了一些外设信号、并且还可以将一些信号作为输出覆盖。 可以使用 CLB 定制某些外设。

感谢您快速且有帮助的回复

1) 1)在 PM_Bissc_setupPeriph 中的示例设计中、EPWM1A 连接到 CLB3和 CLB4的 CLB_IN0、6和7。 在示例中、从不配置 EPWM1。 该信号预期的行为是什么？ 它有什么作用？

Lori 响应

此设计未使用任何 PWM 作为输入。 如果该输入连接到逻辑块、则该输入不会连接到逻辑块内的任何东西。  EPWM4被 CLB 用作到引脚的路由-也就是说、它会覆盖 PWM 输出功能、以便将信号从 CLB 传输到引脚。  

Jennifer 回复

我们生成了 CLB logic.Tile4 in0和 in7以及 Tile in0的方框图、反馈到 CLB 逻辑中的输入电平会影响该行为。 我们应该如何处理该信号？ 是将其绑定为高电平还是低电平？

什么 CLB 输出连接到 BiSS 时钟？
哪个 CLB 输出连接到 SPI 时钟？

3) 3)当我们将25传递到 PM_Bissc_setFreq 中时、我们会得到一个4 MHz BiSS-C 输出时钟、文档和注释会指示这应该是2 MHz。 时钟频率 = SYSCLK/(4*BISC_FREQ_DIVIDER)。 我们的 SYSCLK 为200 MHz、看起来我们现在的差异是2倍？

       注释不正确。 这是从 CLB 时钟本身到 BiSS clk 的缩放、而不是从 SYSCLK。  提供该库的 F2837xD 上的 CLB 也在100MHz 下运行、因此不需要更改缩放。  

       Jennifer 回复

       如果在100 MHz 上运行 BISC_FREQ_DIVIDER 为25。 时钟频率= CLB_CLK/(2*BISC_FREQ_DIVIDER)。 预期值为2 MHz NOT 4 MHz？ 如果我们获得的4 MHz 意味着我们的 CLB 时钟在200 MHz 运行？

我们生成了 CLB logic.Tile4 in0和 in7和 tile in0的方框图馈送到 CLB 逻辑中，输入的电平会影响行为。 我们应该如何处理该信号？ 我们应该将其绑定为高电平还是低电平？

如果使用它、它不是 ePWM。 输入为 C28x 的 GPREG、通过 CLB MUX 从编码器传输的 MA、或来自另一个逻辑块的连接。 由于我们没有详细记录这一点、因此我必须研究一下。 我不在办公室,直到下星期三,所以会有一个延迟。  

什么 CLB 输出连接到 BiSS 时钟？
哪个 CLB 输出连接到 SPI 时钟？

由于它覆盖了 ePWM4、因此可能是 Tile4输出0。 TRM 的 CLB 部分中记录了输出及其可以连接到的内容。 通过 XBAR 的输出将是逻辑块 x -输出4或5、因为这些连接到 F2837xD 上的 xbar。

  如果我在100 MHz 运行时 BISC_FREQ_divider 为25。 时钟频率= CLB_CLK/(2*BISC_FREQ_DIVIDER)。 预期值为2 MHz NOT 4 MHz？ 如果我们获得的4 MHz 意味着我们的 CLB 时钟在200 MHz 上运行？

比例因子会改变计数器的匹配值、以确定 BiSS 时钟的边沿(即宽度)。 这是指有多少 CLB 时钟适合进入 BiSS 时钟的时间低电平或时间高电平的比率。 对于给定的 CLB 时钟和 BiSS 时钟、其比率将始终相同。  

感谢您的帮助、我们将 在下周期待进一步回复以确认信号功能是否正常。