[参考译文] LMK05318B：无法 DPLL 锁定- PPS 和24 MHz 输入、40 MHz 时钟输出

尊敬的 Quin：

感谢您的更新。 在接下来的几天内使用10% 1PPS 脉冲进行测试后、我将回复。

此致、

Jennifer

尊敬的 Jennifer：

我一直使用以下设置处理备用配置：

• XO：24MHz 2.5ppm：Fox (Abracon) FT3MHUPM24.0-T1
• PRIREF：已禁用
• SECREF：来自 Leo Bodnar mini 精密 GPS 参考时钟的30.72 MHz 时钟源
• 硬件：定制载板

TICS Pro 中使用的软件配置

e2e.ti.com/.../5710.config.tcs

状态指示：

• 'LOL_PLL1'：1.
• "LOL_PLL2"：1.
• 'LOS_FDET_XO'：0
• LOS_XO'：0
• 'Hist'：0
• 'HLDOVR'：1.
• 'LOFL_DPLL'：1.
• 'LOPL_DPLL'：1.
• 'LOR_AMP'：0
• 'LOR_FREQ'：0
• 'LOR_MISSCLK'：0
• BAW 未锁定(R80[7]读数)
• PRIREF_VALSTAT 为0
• SECREF_VALSTAT 为0

XO 的示波器屏幕截图(直接在 LMK 芯片旁边测量)：

30.72 MHz SECREF 输入的示波器屏幕截图：

经确认、这是在 LMK05318B 的引脚10 (SECREF_P)上测量时正确的 SECREF 输入。

我们预计此配置的锁定速度会快得多、但即使在数小时后、我们也可以看到状态结果没有变化。 我们还尝试多次对芯片进行软复位、结果没有变化。

我们已使用这些设置在 LMK 评估套件上成功获得 DPLL 锁定、但无法使用我们的定制电路板实现锁定。

您能否查看我们的.tcs 文件、告诉我们我们是否有任何错误、或者您是否有任何其他建议？

谢谢您、

Arpad。

尊敬的 Arpad：

我也无法让 DPLL 锁定该配置。 由于这使用更高频率的信号(> 5 MHz)、我建议使用 EVM 默认配置作为基础配置、然后修改向导设置。

这就是我为获得以下配置和 DPLL 锁定所做的操作。 在30.7 MHz 频率更高的情况下、DPLL 频率和锁相时间应该会更大 不会 花费超过几秒钟、无需等待几个小时。

请尝试以下配置：

e2e.ti.com/.../2025_2D00_04_2D00_30_2C00_-xo_3D00_24M_2C00_-secref_3D00_30.72MHz

另一个需要关注的方面是设置了 LOL_PLL1和 LOL_PLL2。 此外、BAW _LOCK 和 SECREFVAL_STAT 被清除。 借助您的配置、我能够在 SECREF 输入不存在时设置 BAW 锁(这是预期行为)。 此外、根据您的配置、我会在我的设置中看到 LOL_PLL1和 LOL_PLL2被清除(这是预期行为)。

调试的优先级是检查 LOL_PLLx --> BAW 锁--> SECREFVAL_STAT --> DPLL LOFL --> DPLL_LOPL。

首先使用 LOL_PLLx 启动、因为如果 APLL1已解锁、DPLL 不会锁定：

• 我没有看到 XO 输入波形有问题。 符合规格的器件。 此外、LOS_XO 和 LOS_FDET_XO 为0、这表明 XO 输入处于频率(10 MHz 至100 MHz)和幅度规格范围内。
  • 话虽如此、您能否确认 LOS_XO_FDET_INTR 和 LOS_XO_INTR 保持清除？ 如果这些位正在切换、则这可能表示 XO 输入有问题。 如果它们没有切换(保持清除状态)、则下一步是检查 APLL。
• 当 PLL 电荷泵调谐电压达到所需阈值时、LOL_PLLx 会被清除。 这是一种粗略的锁定检测、因为它依赖于阈值电压来清除。 通过回读、APLL 正在报告已解锁。 这可能是由于以下几个原因造成的：
  • APLL 寄存器配置不正确。 -->确认寄存器按预期编程。
  • 电源引脚未正常供电。 -->探测所有 VDDx 和 VDDO_x 引脚(标称值应为3.3V)。 此外、探测 LF1和 LF2以评估 PLL 调谐电压的状态。 探测 CAP_PLL1和 CAP_PLL2、PLL 的 LDO 电压(应约为2.65V)。
  • XO 输入为 faulty...see 下一个要点。
• 当 VCO1频率和 XO 输入频率处于寄存器定义的阈值范围内时、BAW 锁会被清除(我之前可能已经说明过这一点)。 这是一个精细的检测器、因为它基于频率而不是电压。
  • 如果设置了 BAW 锁、则 BAW 锁和 APLL 寄存器设置无法正确写入、或 XO 输入频率出现故障。

在继续执行余数之前、请检查上述调试项目：SECREFVAL_STAT -> DPLL LOFL -> DPLL_LOPL。

另一个需要考虑的问题-也许 LMK05318B 没有正确焊接？

• 使用下面的设置时、DPLL 是否锁定？ 本质上、我们使用将进入定制电路板的所有外部信号、但唯一需要更改的是所使用的 PCB。 如果 PCB 是原因、我们可以缩小范围。
  • XO：24MHz 2.5ppm：Fox (Abracon) FT3MHUPM24.0-T1
  • PRIREF：已禁用
  • SECREF：来自 Leo Bodnar mini 精密 GPS 参考时钟的30.72 MHz 时钟源
  • 硬件： LMK05318BEVM

此致、

Jennifer

尊敬的 Jennifer：

我们有一些更新以及一些问题：

现在、我们可以使用以下配置：e2e.ti.com/.../0207.config.tcs、通过24MHz 2.5ppm TCXO 锁定到30.72MHz 基准输入

因此、我们现在正在尝试在 EVM 上实现1PPS 锁定、这会导致以下问题：

1)奇怪的行为:你能帮助我们解释我们在这个视频中看到什么吗? 以下是活动时间表：

0：17：启动复位：
0：27：PRIREF VALSTAT ->高电平

0：28：DPLL_FB 开始以1Hz 的频率振荡。 首次切换为高电平

0：29：DPLL_R 首次变为高电平。 相对于 DPLL_FB 有180度的相位振荡
0：35：丢失 BAW 锁且测量的输出频率偏离40M。

是否假定这不是预期行为？

我还尝试禁用调优字历史记录、认为我们可能有错误的调优字、一旦锁定、就会丢弃 DPLL 频率、但这似乎没有任何变化。

e2e.ti.com/.../24MXO_5F00_1PPS_5F00_no_5F00_xo_5F00_doubler.mov

我已经尝试从头开始重新生成配置中的所有内容(重新运行频率配置、重新运行 DPLL 脚本等)、但没有进行任何更改。 以下是 PLL1_NUM_STAT 的视频、同时重复上述采样步骤。 当频率从40MHz 变为39.xxMHz 时、就会发生单个大跳变。

e2e.ti.com/.../PLL1_5F00_NUM_5F00_STAT.mov

这是我使用的 TICS 配置。 仅对您之前提供给我们的内容进行小幅修改：

e2e.ti.com/.../0207.config.tcs

2)我看到1PPS 配置已禁用快速锁定、并具有以下建议：

使用1PPS 时是否应始终禁用 Fastlock？

3)我知道05318B 的 TICS 中删除了零延迟模式,因为它不是真正的 ZDM,让人感到困惑,但我们需要确保1PPS 输入和1PPS 输出不存在相移。 您能建议您进行必要的更改以使用上述配置启用 ZDM 吗？

4)我目前的理解是、步骤6设置(不包括调优字历史记录)仅用于确定设置/清除 LOPL_DPLL、LOFL_DPLL 和 BAW 锁标志的阈值、并且实际上不会影响 PLL 的互联网锁定(因此对频率输出、锁定时间等没有影响)。 这是正确的吗？

谢谢！

此致、

- Quin

尊敬的 Quin：

如果您通过调整时基来"放大"示波器、能否显示 DPLL R 和 DPLL FB 的行为？ 只能看到每个信号的一个边沿。 DPLL R 上触发

我需要了解 DPLL FB DIV BY2在行为上如何分别与 DPLL R DIV 2相加。 只要我们看到两个边沿对齐、两个信号两个可以同相或180度异相。 状态信号上可以接受180度异相、因为两个状态信号上的分频器(DIV x 2)不同步。

如下所示：

根据 APLL NUM STAT 的行为、似乎没有进行 DPLL 更新、至少是按预期进行的。 DPLL 似乎没有正确跟踪 REF。 BAW 锁定变为低电平、因为 VCO 现在跟踪 REF 而不是 XO 输入。 如果您看到输出频率偏离40 MHz、这是因为 DPLL 现在位于 REF 输入之后(或尝试跟随它)。

是的、1PPS 需要禁用快速锁定。 快速锁定用于更高频率的输入(例如100 MHz)、在这种情况下、DPLL 可以通过扩大 DPLL LBW 然后再次将其缩小至指定设置来跳变。 使用1PPS 时、我们不希望将其加宽(应保持在0.1Hz 或0.01Hz)。

"ZDM"选项可用于1PPS。 我仍在进行数据表更新、以重命名该功能。 请记住、开环 ZDM 仅在 DPLL 实现相位和频锁后才会生效。 在我们让 DPLL 锁定在1PPS 后、如果您合适、我可以提供有关这方面的进一步说明。

正确、在确认 DPLL R 和 FB 分频器的行为符合我们的预期后、应该设置锁定阈值。 否则、保留为默认值。 调优字历史记录用于在器件从 DPLL 锁定(输出锁定到 REF)切换到保持(输出锁定到 XO)时确定 APLL 分子的值。

我来测试一下您的1PPS 配置。

此致、

Jennifer

尊敬的 Jennifer：

感谢对我们的40MHz 锁丢失的详细说明、我认为这有助于澄清事情。 我想知道导致该问题的编程问题(TICS Pro 或用户错误)是否存在？

我将使用您描述的触发器设置重新运行测试、并很快发送。

在此期间有两个问题：

1)您是否能够在10%占空比的情况下重新测试1PPS？ 和/或您能否在10%占空比下测试上面的1PPS 配置？

2)如果我们确实使用30.72 SECREF 作为基准输入、则如前所述、1PPS 时序将丢失。 然而、即使不使用1PPS、我们仍会将1PPS 馈送到 PRIREF 中。 当此信号不是有效的基准输入时、是否有任何方法可以将此信号(PRIREF)"转发"到 OUT7？ 我认为这是不可能的、因为我在数据表中没有看到类似的东西、但我想问一下、以防...

谢谢！

此致、

- Quin

编辑:听起来不错,回复: ZDM,我们现在不会关心它。 同样、在 DPLL 锁定阈值上、我们将使用默认值、直到 DPLL 锁定平稳运行。

尊敬的 Quin：

#1在我的实验室中、将测试设置在10%占空比下运行存在延迟。 让我努力在明天之前为您取得成果。

#2我确认在 LMK05318B 上转发到 OUT7 (如果没有活动 REF)不是可用的选项。

此致、

Jennifer

尊敬的 Quin：

跟踪1以检查10%占空比...

我确认通过发送的配置、我能够锁定10%的占空比基准。

对于我的设置、我使用 Agilent 81160A ARB 生成器、并选择了连续方波模式选项。 确切的设置为：高电平设置为1.1V。低电平设置为5mV。 占空比为10%。 负载阻抗为50欧姆。 频率为1Hz。

此致、

Jennifer

尊敬的 Jennifer：

感谢您确认10%占空比。

在我们的评估板上重新创建以前的结果时遇到问题、欢迎您提供有关我们配置的任何意见(随附)。

概述：

仅在 OUT5P 和 OUT5N 上提供- 40MHz 输出。 (OUT7P 现在被禁用。)

-仅使用 SECREF (30.72MHz)。 源自 Ublox LEA-M8F (位于我们的 PCB 上、通过 U.FL -> SMA 电缆连接)。 PRIREF 未连接。

- XO:完全相同的24MHz 2.5ppm TCXO.

紫色迹线是在 EVM 上的 R40上测得的 XO 信号、黄色迹线是在 EVM 上的 R16上测得的 SECREF_P。

主要问题是我们没有退出保持模式(大概是因为检查了 LOR_XO 标志)、有时也无法像上述情况那样实现 SECREF_VALSTAT。 尽管 SECREF 不是最平滑的信号(可能会导致 SECREF 验证问题)、但我不知道是什么导致 XO_P 触发 LOR_XO。 压摆率略低于0.2V/ns、但与过去几周完全相同的电路/测试设置、我以前没有使用 LOR_XO 的问题。 感谢您提供任何意见！

e2e.ti.com/.../config_5F00_no_5F00_window_5F00_detector.tcs

此致、

- Quin

尊敬的 Quin：

让我查看此配置、看看是否有任何突出显示的内容、明智注册。

此致、

Jennifer

尊敬的 Quin：

我还使用您的配置设置了 LOS_XO 位。 我看到 R43[2]=1、它应该为0。 一旦将其设置为0、就会清除 LOS_XO。

该位被保留、并将 XO 输入或 REF 输入路由到 APLL1输入。 建议值为0、以将 XO 输入路由到 APLL1。

我不确定您如何达到此状态、因为 GUI 不会修改该寄存器位。

此致、

Jennifer