Other Parts Discussed in Thread: 66AK2G12, CDCE6214
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号：CDCE6214 主题中讨论的其他器件：66AK2G12、
你(们)好
我寻找兼容的器件或使用该 时钟发生器为 TI KeyStone 2 SOC 66AK2G12和 Xilinx Artix FPGA 馈送100Mhz 的正确方法。
SOC PCIe_CLK 引脚 G2、F2被定义为 LVDS、其源极功率为1.8V。 其他电气参数缺失。
SOC DDR_CLK 也定义为 LVDS 1.8V、具有以下电气参数：
VIDH 输入差分高电压100mV
VIDL 输入差分低电压-100mV
另一方面、FPGA 将 GTP 收发器定义为具有：
ViDiff 差分峰峰值输入电压最小值=350mV 最大值=2000mV
具有此数据、我认为使用 CDCE6214RGET (因为它的高温105 T Amb)。 使用适当的端接来馈入3个时钟输入：
请帮助我确认我的设计：
- 为 VDDO_12和 VDDO34供电、电压为1.8V
- 由于 FPGA 缝纫大于250mV LVDS、我考虑将 CDCE6214RGET 配置为 HSCL、从而获得 VOH- VOL =660-150=510mv 摆幅、这符合 FPGA 要求。 我将使用100nF 交流耦合、并在没有连接电阻器的情况下放置 HSTL 输出。 (无偏置上拉/下拉电阻或100欧姆)您能说这是否合理吗？
- 我认为其他两个 SOC 输入再次将 LVDS 输出与交流耦合100nF 电容器结合使用、而无需任何终端或偏置电阻器。
请告知、
Avner
