[参考译文] LMK03806：用于生成 Lt；1MHz 时钟的选项(I2S LRCLK)

您好、Pavel、

感谢您的提问。 我想在向您提供答案之前、与团队成员回圈、确认一些事情。 请给我几天时间。

同时、您能帮我澄清一些事情吗？ 根据我的理解、您似乎想为芯片提供36.864MHz 参考输入、并将其分为两个不同的时钟、其中一个时钟的范围为48kHz 至768kHz、另一个时钟范围为2.304MHz 至36.864MHz、这是正确的吗？

此致、

Adam

尊敬的 Adam：

非常感谢您的帮助。 我尝试在 TI 的时钟设计工具中找到所有内容、但有些芯片没有找到。

实际上、我在特定的 DAC/ADC 计划中发现了一个错误、并且将不得不寻找新的候选器件-确定最后的时钟组合将需要我几天的时间。 您能不能等待询问您的团队、直到我获得所有频率？

非常感谢。

此致、

帕维尔

当然可以，Pavel。 您可以在选择新频率时对此线程做出响应。

祝您好运、

Adam

尊敬的 Adam：

这是频率计划：

背景：

*频率组1用于48kHz 音频采样率+ 512kHz 的倍数

针对44.1kHz 音频采样率的倍数的*频率组2

*两个晶体(即一个具有两个输入的解决方案)或一个用于组1的晶体和用于组2的内部 PPLed 晶体

这两个组具有相同的分频器、只是不同的"输入"时钟

组1：

组2：

最大的分频器为1：768。

如果32.768时钟精确地从36.864进行 PLL 倍频、则可以简化512kHz 的分频器。 或者、也可以采用另一种方法、使用32.768MHz 晶体(标准值和公共值)、36.864MHz 可以进行 PLL 处理。

非常感谢您为该解决方案的 TI 产品提供的帮助。

此致、

帕维尔

您好、Pavel、

感谢您返回此主题并进行更新。 我需要几天的时间来查看、以确保我可以为您提供正确的答案。 我将在本周结束时回圈。

最棒的

Adam

Adam、感谢您的帮助、感谢您和 TI 以客户为导向的出色方法。

此致、

帕维尔

您好、Lane、

感谢您的推荐。

如果我对频率的描述有误导性、我很抱歉。 我不想同时生成组1和组2频率。 始终只有一列中的四个频率- DAC 和 ADC 主时钟+ I2S 信号(位时钟、采样时钟)。 这两个组仅因输入/主/主频率而异、否则分频器是相同的(加上第一组中与512kHz 相关的列)。 如果组1只能是分频器、并且组2从组1输入频率(或以另一种方式舍入)中进行 PLL、则没关系。 或低抖动 PLL。

我希望目标比 PLL1707的50ps 抖动更好。 器件将是一款测量适配器、我想利用最新的低/超低抖动时钟芯片。

此致、

帕维尔

您好、Pavel、

CDCE925具有80MHz 至230MHz 的极低 VCO 范围、甚至无法仅使用内部分频器实现频率、但该器件没有您所需的超低抖动。 许多超低抖动器件从更高的 GHz VCO 频率中进行分频。 我想您希望使用具有足够深度的高性能外部分频器的高性能 PLL。

CDCE6214-Q1可能在此处工作。 将 VCO 设置为2335.536MHz、PSA = 4、CHX_div = 1655、以达到352.8kHz。 要达到512kHz + 384kHz、您需要将 VCO 频率更改为2340.864MHz、PSA = 4、且 CHX_div = 1143和1524。 可选择 VCO 频率。

如果这是一个选项、如果小数分频器无法准确地达到两个频率、则可能需要两个参考时钟来提供不同的 VCO 频率。 与整数相比、小数性能可能会略有下降。 CDCE6214-Q1可以接受两个参考时钟、但只能接受一个 XTAL。

此致、
通道

您好、Lane、

非常感谢你的帮助。 CDCE6214-Q1是一款非常方便的芯片。 我在 https://e2e.ti.com/blogs_/b/analoguewire/archive/2014/07/31/clocking-sampled-systems-to-minimize-jitter 上查看了方程式

当 LVCMOS 和小数比进入16.384MHz 和2PS 抖动时、我得到103dB SNR。 对于512kHz 采样率、加上32x 过采样、即2^5、即512kHz 时为5 * 3dB =+15dB => 118dB SNR。 实际上、我不确定我的计算是否正确。

根据抖动 POW、仅主时钟至关重要、其他时钟必须仅同步。 此外、由于其他原因、我需要将 BCLK 作为三态(不过、使用简单的缓冲器芯片很容易解决)。

请您对此发表评论：

超低抖动 LMK03806 (如果我理解正确的话、这是 TI 提供的最佳抖动芯片)仅降至2.37GHz 最小 VCO/1045最大分频器= 2.268MHz。 我的 BCLK 最慢为2.1168MHz、也就是说、无论如何都需要一个2分频器。 如何使用具有三态输出的100MHz 八路触发器 SN74LVC374A-Q1生成 BCLK (1个触发器/触发器：2，即输入范围为4.2336至49.152MHz)和 LRCLK (6个触发器/触发器：64，即输入范围为2.8224至32.768MHz)。 这会将所有频率移动到 LMK03806范围内的范围内。 SN74LVC374A-Q1非常便宜。

如果 LRCLK (RESP、也是 BCLK)使用了快速外部触发器/触发器、那么对于任务、是否有比 LMK03806更适合的芯片(也许更便宜、或者更易于实现/更少输出等)？

非常感谢您的帮助。 找到合适的时钟方案实际上是一项非常复杂的任务:-)

此致、

帕维尔

非常感谢您的善意帮助。 我将继续朝这个方向进行搜索。

此致、

帕维尔