[参考译文] 非器件型号

如果在 FPGA 中实施您自己的 DPLL、那么 只需实施第二个 DPLL 即可更轻松地 锁定 OCXO 的外部基准、提取 滤波后的 TDC 测量值、  然后将其缩放(可能进行电压/温度校正)到驱动 OCXO 控制端口的高精度 DAC 的代码中。 这样 可以独立于频率锁定进行电压/温度校正、从而保持进入保持模式或 DCO。 成本低于单独的辅助 PLL、占用的电路板面积更少。  我是一名时钟支持工程师、所以我不太了解 DAC 产品系列、但经检验、DACx0502这类器件看起来小巧、便宜且精度也合适(2.5x2.5mm、±1 LSB DNL/INL、4美元| 1ku)。 我可能会请 DAC 团队的一些人评论 DPLL + DAC 方法的 音质是否更好、因为他们可能会为您提供更好的建议。

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作为时钟支持工程师、我有资格推荐一些基于 PLL 的解决方案。 在回答这个问题之前、我想我们 的 PLL 产品系列中没有一个简单的直接替代解决方案可满足您的需求。 我有一些建议的方法、但您或许更幸运地在另一家供应商处找到具有基本保持 PLL 的器件。

我们有模拟和数字两种方法可实现 保持功能、 在没有参考的情况下保持设定点频率。 假设您已将外部10MHz 信号缓冲至 VCXO DPLL 和 OCXO PLL。

模拟方法使用模拟 PLL、例如 LMK04228的 PLL1。 外部10MHz 驱动基准到 PLL、而 OCXO 驱动反馈；控制电压连接到电荷泵和环路滤波器节点。 LMK04228提供了一个可编程保持调谐字、该字可在保持条件下手动设置电荷泵的输出电压、可用于初始编程。 当外部10MHz 基准存在时、OCXO 被 锁定到它、PLL 开始采样电荷泵电压以记录保持调谐字。 如果外部10MHz 故障、板载信号丢失检测或失锁检测、甚至在外部故障检测可用时进行引脚控制都将导致 PLL1进入保持模式、使用新的调优字将 OCXO 保持在锁定状态的标称值。

该方案具有多项优势：

• 相对简单
• 功耗很低
• 除了初始编程外、只需要很少或没有用户干预

但是、也有几个缺点：

• LMK04228 PLL1相位噪声 可能比10MHz OCXO 更糟糕；在低带宽下、您需要大电容器、但仍会得到相当大的 1/f 噪声
• LMK04228是一款具有14路输出的64引脚双级联 PLL、所有功能均需付费、同时大部分功能都要关闭
• 在3.3V 范围内、保持精度仅为10位、取决于电源电压、可能没有很好的 INL

数字方法使用 分数数字 PLL、例如 LMK5C33216、以调整 OCXO 中的任何频率误差、而不是调整控制端口电压。 OCXO 用作分数模拟 PLL 的基准、使用高频、低噪声 BAW 谐振器作为 VCO。 DPLL 也会对反馈路径进行采样、以尝试锁定外部信号。  DPLL 中的误差因对 APLL 小数分频器的调整调整而累积、从而略微修改 VCO 电压。 DPLL 可以采用初始保持系数来消除预期的 OCXO 频率误差、并具有累积的历史函数、可在应用基准后将 PLL 的频率输出保持在保持状态。

与模拟型号相比、此方案具有若干优势：

• 保持的调优词具有亚飞秒的平均精度
• OCXO 的控制端口可连接到稳定的直流基准或 GND、从而无需手动 表征时使用电压系数
• DPLL 可在保持模式下用作 OCXO 的 DCO、从而实现纯数字温度补偿(使用外部温度传感器)

但它也存在一些相同的缺点、以及一些新的缺点：

• 无直接 OCXO 输出-必须通过 PLL、这将相位噪声限制为 BAW 和分数 PLL 的性能
• 需要一个不是10MHz 整数倍的 BAW VCO 以避免极端的整数边界杂散-只有一个此类器件可用(LMK5C33216)
• LMK5C33216具有三个 DPLL、三个 APLL 和16路输出；同样、在为大部分器件断电的同时还要支付所有这些费用

我可以提出的任何其他解决办法都将是对这一共同主题的改动。 同样、请告诉我是否应该 邀请 DAC 团队的一些人进行权衡。