This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] TLC555:非稳态模式下 TLC555的输出精度/容差

Guru**** 1122710 points
Other Parts Discussed in Thread: TLC555
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1316599/tlc555-output-accuracy-tolerance-of-tlc555-in-astable-mode

器件型号:TLC555

您好!

我想将 TLC555用作非稳态多谐振荡器、以生成占空比为50%的100KHz 方波。 我正在使用 TI 计算器、其中包含传播延迟、以估算输出频率容差。 我想通过选择容差为5%的 NPO/C0G 电容器来提高输出频率的容差、但我不知道如何使用 C0G 电容器计算改进的容差、因为该工具仅使用容差为10%的预定义电容器。 如果我要使用数据表中给出的公式、则不包括传播延迟。 您能否说明一下我如何计算/估算在 Vcc=5V 和3.3V 下运行、占空比为50%的100kHz 方波的输出频率容差。  

此外、 当我未选择二极管选项时、该工具会抛出误差。 它显示"电阻值太小、请降低电容"、您能解释其原因吗?

对于这一要求,您是否有任何替代的经济高效的解决方案?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Manoj:

    此 E2E 常见问题解答页面是设计 A 稳态555计时器电路时的一个非常有用的参考资料  :https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/879112/faq-how-do-i-design-a-stable-timer-oscillator-circuits-using-lmc555-tlc555-lm555-na555-ne555-sa555-or-se555 

    在此页面上、您可以找到以下设计、使用连接到输出和 THRES/TRIG 引脚的单个 R 和 C 组件实现50%占空比。 正如您所发现的、该计算器工具需要使用二极管来实现50%的占空比、但对于所示的配置、不需要二极管。

    您只需要二极管的占空比小于50%、该二极管也增加了其自身的非线性。 由于您在50%占空比下运行、因此最好采用此配置来降低复杂性、因为您已经面临在更高频率下运行所涉及的非线性问题。

    常见问题解答页面建议 根据如下所示的公式考虑传播延迟。  然而、一名工程师最近测量出 TPHL 和 TPH 的传播延迟均为~215ns。 值得注意的是、这些测量值与计算器工具中显示的值略有不同。 这些值的变化范围最高可达30%。 由于这些延迟大致相等、因此在这种配置中、它们可以效应地抵消、从而产生50%的占空比。 至于时序要求、误差可能取决于元件容差和电路板寄生效应、而不是传播延迟。

    在下面的图15中、您可以看到在高于100kHz 的频率上有显著的曲率(非线性)行为、并且计时电容器对于高频需要较小。 因此、必须很好地控制电容器的容差、并且必须考虑电路板寄生电容。 我建议使用 LCR 表来测量目标频率下的计时电容器、并在  从电路板上移除 TLC555的情况下测量电路板寄生电容。 这是因为寄生电容将与您选择的电容器值并联、从而使两个电容相加、即有效总电容 CT。  

    我建议使用 CT 值来根据以下公式计算振荡频率:fosc = 0.721 /(RC * CT)。  此外、您还应考虑制造商规定的元件容差。 计时电容器至关重要、应采用薄膜电容或 COG/NPO 电容。 在某些情况下、电容器的耐受值将被指定为5%、但是在相关频率上进行测量也很重要、以获得一个插入的准确值。

    为了在 PCB 布局中更大限度地减小寄生电容、可以遵循一些通用最佳实践指南。

    1. 增加相邻引线之间的空间
    2. 切断关键布线上方和下方的电源平面和接地平面
    3. 尽可能缩短元件到元件的迹线长度。 由于单位长度的电容、较短的布线具有较小的电容。
    4. 尽可能减少关键布线上的过孔使用。

    /resized-image/__size/800x500/__key/communityserver-discussions-components-files/48/3730.pastedimage1627592177092v2.png

    此致、

    扎赫

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    大家好、Zach、

    感谢您的答复。 这肯定会有帮助!

    我对频率比占空比更感兴趣。 我知道从简单的50%占空比电路来看,输出频率容差的主要贡献是 R 和 C。我想知道,它们是我估算输出频率容差时需要考虑的任何其他参数吗? 寄生电容有什么影响吗? 此外,我可以在数据表中看到输出高电压信息(如下图所示)在全范围内并不完整,而是对频率有什么影响? 我认为阈值电压的变化会对传播延迟产生影响、是否有影响?

    此致、

    马诺伊

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Manoj:

    对频率造成的三个主要误差是 R 和 C 分量容差、寄生电容以及电容与频率间关系曲线的非线性(图15)。

    可以测量 PCB 上的寄生电容并加以考虑以减小误差。 这是 CT 项的用途、它是计时电容器值和测量的寄生电容的组合。

    在~50%占空比和100kHz 条件下、 假设传播延迟等于~215ns。 两个传播延迟的总时序误差为430ns、在10μs 的总时间周期中误差为4.3%。 您可以以稍快的频率为目标来解决此计时延迟。

    输出高电压的细微差异不应显著影响时序、因为 THRESH 引脚只需充电至电源电压的2/3。 由于 Trigger 和 Thresh 引脚连接在一起、我不认为阈值电压的变化会导致重大误差。

    此致、

    扎赫