时钟和时序（参考译文帖）(Read Only) - 最近的话题

[参考译文] AM625：计算 PWM 输入信号频率时计时器读数不一致

admin — Thu, 09 Apr 2026 14:01:17 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1634894/am625-inconsistent-timer-readings-when-calculating-frequency-of-a-pwm-input-signal

器件型号： AM625

你好

我使用计时器 MCU_TIMER1 并使用寄存器 DMTIMER1MS_TCAR1 (0481 0050h) 和 DMTIMER1MS_TCAR2 (0481 0058h) 来计算 PWM 信号的频率。它旨在获得 3Hz 至 10kHz 范围内的信号频率。

我们实现信号频率计算的方式如下：

1.设置 INPUT_CLOCK_Hz = 25000000

2.读取 TCAR1 的计时器捕获值并存储在 TCAR1_VALUE 中

3.读取 TCAR2 的计时器捕捉值并存储在 TCAR2_value 中

4. calculate measured_ticks = TCAR2_value - TCAR1_value

5.计算频率= input_clock_Hz/ measured_ticks

对于大多数频率范围、读数都正确、+/- 1Hz。但是、对于低频（主要是 45Hz 或更低）、计时器读数不一致、导致频率值错误、有时甚至读取 TCAR2_value < TCAR1_value、从而导致 measured_tick 下溢。

是否有任何关于低频计时器读数的信息？

谢谢

RE: [参考译文] AM625：计算 PWM 输入信号频率时计时器读数不一致

admin — Fri, 24 Apr 2026 09:58:54 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好：

这项建议有效,谢谢！

此致、

Francisco

RE: [参考译文] LMK5B33414：有关 LMK5B33414 的问题

admin — Thu, 23 Apr 2026 23:52:36 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

尊敬的 Anita：

感谢您的澄清。 LMK5B 有一个额外的锁相计时器、可防止 LOPL 状态清除、直到经过一定数量的 TDC 周期。这是为了防止相锁状态的任何误报读数。我们数据表中的规格是直接在示波器上测量输入/输出相位、而不是使用器件的内部监控功能。我相信这解释了为什么在没有 ZDM 的情况下锁定需要大约 3 分钟、但我预计即使启用 ZDM、锁定时间也应该相似。我尝试加载 ZDM 配置、在我的设置中、DPLL 看起来已饱和。我必须进一步研究这一点,看看到底是什么原因导致这种情况,但与此同时,我上传了另一个 1pps ZDM 配置,我已经确认在我的设置工作.

关于分频器附加抖动的注释、是的、正确。

e2e.ti.com/.../8244.LMK5B_2D00_ZDM_2D00_1pps_2D00_Working.tcs

[参考译文] LMK5B33414：有关 LMK5B33414 的问题

admin — Mon, 20 Apr 2026 16:08:05 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1638417/lmk5b33414-question-about-lmk5b33414

器件型号： LMK5B33414
主题： LMK5C33414A 中讨论的其他器件

您好：

我的客户在使用 1PPS 时正在使用 LMK5B33414EVM 开发板进行实验。 I 在 IN0 之间输入另一个精度为 25ppb 的脉冲。启用 ZDM 后、它需要 50 分钟才能锁定。没有 ZDM、我的配置耗时超过 3 分钟。

但是、根据数据手册中的说明、只需 38 秒即可锁定。我不知道如何设置它。能否提供配置文件？附件包含 ZDM 和非 ZDM 的配置。

LMK5C33414A、48MHz XO、1PPS IN0、1PPS OUT0-2-ZDM.tcs

LMK5C33414A、48MHz XO、1PPS IN0、1PPS OUT0-2.TCS

[参考译文] LMKDB1104：LMKDB1104、将取代 RC19004

admin — Thu, 23 Apr 2026 16:13:41 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1639838/lmkdb1104-lmkdb1104-to-replace-rc19004

器件型号： LMKDB1104
主题中讨论的其他器件： LMKDB1108FS

您好先生

我们想用 LMKDB1104 替换 RC19004

有些问题需要明确、如下所示

Q1：LMKDB1104 和 LMKDB1104FS 有何不同

问题 2：输入/输出频率支持 400MHz？

问题 3：是否有使用 TI/LMKDB1104 替换 RC19004 的指南？

谢谢

RE: [参考译文] LMKDB1104：LMKDB1104、将取代 RC19004

admin — Thu, 23 Apr 2026 23:40:35 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好 Alex、

Q1：LMKDB1108FS 具有失效防护输入、这意味着可以在施加 VDD 之前将输入时钟应用于输入。否则、它们具有相同的功能。

问题 2：是的。

问题 3：是、 https://www.ti.com/lit/ug/snaa410/snaa410.pdf?ts http=1726186267068&ref_url=https%253A%252F%252Fwww.ti.com%252Fproduct%252FLMKDB1120

谢谢、

Michael

RE: [参考译文] CDCS503：CDCS503 输入时钟规格–峰值‑峰值抖动和占空比保证

admin — Thu, 23 Apr 2026 20:29:10 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好、Ryu、

遗憾的是、我们没有为输入占空比范围指定容差。输入占空比为 50%时、我们指定输出占空比范围为 45%至 55%。只要输出占空比处于此范围内、输入占空比就应该是可以接受的。

具体的变化量取决于将 CDCS503 用作缓冲器还是乘法器。如果您将其用作缓冲器、输出频率将跟踪输入、因此输出端的输入变化将大致相同。如果您将其用作倍频器、则输入变化将根据设置的倍频器值按比例缩放为输出 (CDCS503 为 4x)。

可接受的变化量取决于您的用例以及应用可承受的抖动和 PPM 漂移。

此致、
Jaryd.

[参考译文] CDCS503：CDCS503 输入时钟规格–峰值‑峰值抖动和占空比保证

admin — Tue, 21 Apr 2026 10:24:43 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1638746/cdcs503-cdcs503-input-clock-specifications-pk-pk-jitter-and-duty-cycle-guarantee

部件号： CDCS503

您好的团队、

背景：
我们正在评估具有 3.3‑V LVCMOS 输入时钟的 CDCS503PWR。
查看数据表 (SCAS872) 和相关的 TI E2E 主题后、我们无法找到输入时钟峰峰值‑pk 抖动或占空比的显式保证限值。

问题：

TI 是否为 CDCS503PWR 定义了任何保证的最大输入时钟抖动 (pk‑pk 或 RMS)、以确保 PLL 锁定和指定的性能？
LVCMOS 输入是否有保证或建议的输入占空比‑周期范围（最小值/最大值%）？

此致、
Ryu。

[参考译文] LMX2595：lmx2595 频率范围

admin — Thu, 23 Apr 2026 06:12:05 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1639550/lmx2595-lmx2595-freq-range

器件型号： LMX2595

lmx2595 的频率范围是多少？

在数据表中为 20G、但在选择表中为 19G。正确的是什么？

RE: [参考译文] LMX2595：lmx2595 频率范围

admin — Thu, 23 Apr 2026 16:28:55 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好！

很抱歉混淆。

TI 建议将 R25 至 0x0C2B 编程为支持 20GHz。

RE: [参考译文] CDCS503：CDCS503 输入时钟规格–峰值‑峰值抖动和占空比保证

admin — Thu, 23 Apr 2026 11:46:31 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

尊敬的 Jaryd：

感谢您的答复。
我还有几个问题。
占空比是否有允许的容差范围（例如，45–55%）？
此外、允许的输入频率变化有多大？
如果作为输入施加 12.5MHz、大约有多大的变化百分比是可以接受的？
此外、如果输入发生变化、它是否会在输出中造成干扰？

此致、
Ryu。

RE: [参考译文] LMK5B33414：有关 LMK5B33414 的问题

admin — Thu, 23 Apr 2026 08:56:58 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

尊敬的 Connor：

是的、我已经尝试了选中/取消选中“SYNC/SYSREF/1-PPS"上“上的复选框、发现它与点击“SOFT-RESET AND SYNC“具有相同的效果。我描述的测试是在没有 ZDM 的条件下进行的。可以加载我的配置进行检查。启用 ZDM 锁定需要 40 分钟以上的时间。更改该阈值对锁定时间的影响相对较小。由于我之前将其设置为 1.85ns、并将其更改为 118.35ns、锁定时间保持在大约

3 分钟。这与数据表中描述的内容不一致、并且无法实现 38 秒锁定时间。我的配置是否有问题？还有哪些其他因素会影响锁定时间？

对于分频器附加抖动：

根据您在回复中解释的内容、我是否可以假设每个分频器都会增加一些附加抖动。

因此、抖动性能会类似于：仅使用后分频器<仅使用通道分频器<后分频器和通道分频器的组合

RE: [参考译文] CDCS503：CDCS503 输入时钟规格–峰值‑峰值抖动和占空比保证

admin — Thu, 23 Apr 2026 00:41:29 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好、Ryu、

要回答您的问题：

我们没有指定 CDCS503 的最大输入时钟抖动。您期望输入抖动是什么样子的？您是否观察到抖动是决定 PLL 是否锁定的因素？
数据表中指定的输出占空比范围是在输入具有 50%占空比的情况下确定的。此器件的输入占空比没有指定范围。

此致、
Jaryd.

RE: [参考译文] CDCLVP1102：CDCLVP1102 至 Artix UltraScale+ LVDS 输入

admin — Thu, 23 Apr 2026 00:21:01 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

嗨、Hamed、

输入端的偏置是导致您看到抖动的原因。当不使用器件时，进行这种偏置会导致输出抖动 — 输入对任何电压差都非常敏感，您将看到所看到的输出行为。

适当的行动方案是执行您对偏置所做的操作 — 如果您可以将其应用于输入，结果将是相同的。需要保持一定的差异以确保不进行切换。

谢谢、

Michael

[参考译文] CDCLVP1102：CDCLVP1102 至 Artix UltraScale+ LVDS 输入

admin — Fri, 17 Apr 2026 19:11:31 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1637901/cdclvp1102-cdclvp1102-to-artix-ultrascale-lvds-input

部件号： CDCLVP1102

尊敬的先生/女士：

在我们的工程中、我们使用 CDCLVP1102 作为 FPGA 的输入触发接口。由于芯片采用 LVPCEL、因此它由 3.3V 电源供电、而 FPGA 组使用 1.8V 电源供电。根据 FPGA 文档、LVDS IVDiff 最小为 100mV、标称值为 350mV。CDCLVP1102 的输出使用 150 欧姆电阻器下拉至 GND、根据 https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/870502/cdclvp1102-lvpecl-to-lvds?tisearch=e2e-sitesearch&keymatch=CDCLVP1102#、有一个 70 欧姆的串联电阻器连接到 FPGA、以将摆幅从 600mv 降低至 350mv

还有两个交流耦合 100nF 电容器、用于阻止直流偏置。激活直流偏置和 100 Ω 终端内的 FPGA。
当芯片的输入端没有信号（它是交流耦合输入）时,芯片的输出会有噪声,并且波动超过 100 mv 这就是为什么在 FPGA 中产生一个随机脉冲的原因。
将脉冲连接到输入端时、在 FPGA 引脚上测量脉冲、但 FPGA 中的 IBUFDS 仍会产生随机脉冲。（脉冲频率非常低）

当芯片的输入为几 KHz 方波时、结果是相同的。
当芯片的输入高于 1MHz 方波时、我会收到相同频率的干净平方波。

我想问为什么在没有信号或低于 1MHz 信号时芯片的输出波动超过 100mv。在我们的设计中是否忽略了任何因素？

我要提前感谢您的帮助和支持。

此致、

Hamed Sotoudi

[参考译文] LMK3H2108：LMK3H2108A11RKPR 认证测试报告

admin — Tue, 03 Mar 2026 11:12:47 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1621994/lmk3h2108-qualification-test-report-for-lmk3h2108a11rkpr

器件型号： LMK3H2108

尊敬的团队：

请提供 LMK3H2108A11RKPR 认证测试报告

谢谢

Vivek

RE: [参考译文] LMK3H2108：LMK3H2108A11RKPR 认证测试报告

admin — Wed, 22 Apr 2026 22:25:46 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好、Vivek、

由于我们已将此讨论通过电子邮件移动、因此我将结束循环。如果您有任何问题、请随时与我们联系

此致、

Sandra

[参考译文] LMX2571：使用 FSK I2S 模式在频率输出中实现 LMX2571 不连续

admin — Tue, 31 Mar 2026 09:07:31 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1631845/lmx2571-lmx2571-discontinuities-in-frequency-output-using-fsk-i2s-mode

器件型号： LMX2571

我们使用 LMX2571 来实现具有 16 个中间频率点的瓜西亚形状 FSK、该频率点使用 I2S 发送调制数据。我们发现了一个问题、解调后的 FM 波形出现了偶尔出现的不连续性、如随附的图所示。仅在某些通道上发生这种情况。

在调试时、我意外地将 0x401F5C 编程到器件中（即用 0x1F5C 加载寄存器 64 十进制）、这似乎可以解决这个问题。但是、我意识到寄存器 64 没有记录、因此我对该命令的效果感到困惑。

关于为什么在某些通道上可能发生不连续以及 0x401F5C 命令可能有什么影响的建议？

RE: [参考译文] LMX2571：使用 FSK I2S 模式在频率输出中实现 LMX2571 不连续

admin — Wed, 22 Apr 2026 21:38:47 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

尊敬的 Richard：

很抱歉晚才回复、我花了一些时间与设计师达成一致。

我实际上是 50%对的,为混乱道歉。您的设置确实使用了不同的 LDO 设置启用了测试模式。遗憾的是、LDO 设置不仅适用于测试模式、还适用于正常运行。也就是说、即使您禁用测试模式、器件也会继续使用新的 LDO 设置。

根据数据表中建议的寄存器值、LDO 输出为 2.5V。您的设置会将电压降至 2V 以下。器件中的许多地方使用此电源电压、我们认为使用新的 LDO 电压存在潜在风险。

[参考译文] LMK04816：时钟偏斜规格

admin — Wed, 22 Apr 2026 04:51:25 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1639076/lmk04816-clock-skew-specifications

器件型号： LMK04816

|TSKEW|数字显示 CLKoutX 到 CLKoutY 偏斜 (LVDS)、典型值为 30ps。这是否仅适用于同一时钟组中的时钟、还是适用于时钟组之间？

例如、CLKout0 和 CLKout2 之间的典型偏差和最大预期偏差是多少？假设两者的负载条件完全相同、且输出设置为 LVDS 模式。

RE: [参考译文] LMK04816：时钟偏斜规格

admin — Wed, 22 Apr 2026 18:29:00 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

根据我们旧的验证数据、数据表中的典型偏差在所有输出（而不仅仅是同一时钟组内的输出）中看起来都一致。我包括一些图、这些图显示了不同通道在多种条件下相对于 CLKout0 的偏斜。不同的线路表示不同的电压/温度组合、X 轴包括不同的器件、不同的偶数输出通道和不同的 CLKOUT 模式（按顺序：LVDS、LVPECL、LVCMOS）。

我没有要验证的数据、但我期望同一时钟组内的 CLKOUTX 和 CLKOUTY 偏斜应该比不同组之间的 CLKOUTX 更接近 CLKOUTX。如果时钟组中的两个输出都使用或不使用延迟块、则 CLKOUTX 和 CLKOUTY 路径长度的唯一差异是输出端的交叉多路复用器、不超过几皮秒的差异。因此、我认为以下图表的形状应被视为时钟组之间的偏斜度量、每个时钟组内 X 和 Y 输出之间存在一些小的静态偏移。

与其他格式不同、LVPECL 图包含焊接器件。在评估过程中、我们通常使用套接字来快速获取许多器件的数据。在这种情况下、插座板会引入安装孔、这会改变多条输出布线的布局、从而将 LVPECL 发射极偏置电阻器推离器件更远、并引入一些与偏斜变化相关的幅度变化。焊接的器件板使用 LVPECL 发射极电阻器的不同位置、这会改变振幅和上升/下降时间、从而产生不同的偏斜曲线。

我需要注意的是、LVCMOS 和其他输出格式之间的偏移远大于相同格式的两个输出或 LVDS 输出到 LVPECL 输出之间的偏移。在用于 LMK04816 的 BiCMOS 流程中、LVCMOS 通过 CMOS 实现、而 LVDS 和 LVPECL 通过 BJT 实现。 BJT 路径的温度和电压系数小于 CMOS 路径。对于 LMK04816、我没有传播延迟数据可以支持此断言、但对于采用相同工艺的类似抖动清除器器件、LVCMOS 和其他格式之间的偏差变化幅度在整个温度范围内接近 200ps。

如果使用到 OSCIN 的 OSC 多路复用器路径、时钟组 3/4 还会出现相对于其他时钟组的一些偏移变化不匹配。从 OSCIN 到 OSC 多路复用器的路径长度与时钟分配路径长度不同、通往 OSC 多路复用器的缓冲数量和类型不同、因此这些路径的偏斜温度和电压系数略有不同。 OSCIN 和时钟分配路径频率范围内的绝对偏差会有所不同、并且随温度和电压变化的偏差将与其他时钟组略有不同。当然、这仅适用于时钟分配路径锁相到 OSCIN 的情况 — 如果不是，则偏斜可能是任意的。

RE: [参考译文] LMK5B33414：有关 LMK5B33414 的问题

admin — Wed, 22 Apr 2026 17:09:31 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

尊敬的 Anita：

DPLL 相锁阈值的计算方式与 (2^DPLL3_PL_THRESH)* VCO 频率*恒定比例因子类似、因此无法将相位锁定/解锁阈值设置为任何任意限制。

您无需写入原始寄存器来切换 SYNC_SW 和 SWRST、也可以选中/取消选中“SYNC/SYSREF/1-PPS"页面“页面上应具有相同效果的复选框。

您能否确认在启用或未启用 ZDM 的情况下、增大相锁阈值是否会将锁定时间缩短至大约 3 分钟？在不使用 ZDM 的情况下、无法直接保证输入和输出时钟在下电上电期间的相位确定性。

当仅使用后分频器且绕过通道分频器时、输出时钟应具有更好的抖动性能。后分频器和通道分频器的结构略有不同、与通道分频器相比、后分频器产生的附加噪声更小。

RE: [参考译文] LMK04368-SEL1 EP：LMK04368EPEVM：CLKin_SEL0 与 CLKin_SEL1 时钟选择混淆

admin — Wed, 22 Apr 2026 16:55:29 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

LMK04714QPATTQ1（通用器件型号 LMK04714-Q1）使用与 LMK04828 相同的引脚选择模式逻辑、其行为应与 LMK04368-LMK04828 相同 EP。截至 SNAS841 2023 年 10 月发布时、LMK04714-Q1 的数据表不正确。

此时有五个器件继承 LMK04828 的引脚选择模式逻辑。所有五个数据表都不完整或不正确：

LMK04832
- 自 SNAS688C–2017 年 2 月–2018 年 5 月修订以来、未打印表格
LMK04832-SP
- 截至 SNAS698C–2020 年 5 月–2022 年 11 月修订、未打印表格
LMK04832-SEP
- 截至 SNAS838A 未打印表格–2022 年 10 月–2022 年 11 月修订
EP
- 从 SNAS840 开始打印的表格不正确 — 2023 年 5 月
LMK04714-Q1
- 截至 SNAS841 的表格打印不正确 — 2023 年 10 月

LMK04828 的表说明了上面列出的所有五个器件的引脚选择模式逻辑的预期行为。我们将解决每个器件的数据表修订版本中缺失/错误的表。

[参考译文] LMK04368-SEL1 EP：LMK04368EPEVM：CLKin_SEL0 与 CLKin_SEL1 时钟选择混淆

admin — Mon, 20 Apr 2026 23:33:07 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1638482/lmk04368-ep-lmk04368epevm-clkin_sel0-vs-clkin_sel1-clock-selection-confusion

器件型号： LMK04368-LMK038-SPI EP
Thread 中讨论的其他器件： LMK04368EPEVM、 LMK04828 、LMK04714-Q1、 LMK04832、LMK04832-SP、 LMK04832-SEP

我评估了 LMK04368EPEVM、并对 CLKIN_SELx 引脚功能有疑问。

使用 TICS Pro 软件、我可以将 CLKin_SEL0 和 CLKin_SEL1 引脚配置为低电平或高电平。

根据数据表中的表 8-6、只有 CLKIN_SEL1 引脚用于在 CLKIN0 和 CLKIN1 之间进行选择。但是、在我的 LMK04368EPEVM 上、CLKIN0 和 CLKIN1 之间的时钟选择似乎由 CLKIN_SEL0 控制、而不是由 CLKIN_SEL1 控制。

您能否确认哪个引脚对于在 CLKIN0 和 CLKIN1 之间进行选择是正确的？

[参考译文] LMX2572：三角波形使用 Lmx2572

admin — Wed, 22 Apr 2026 01:01:30 GMT

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1639008/lmx2572-triangle-waveform-use-lmx2572

器件型号： LMX2572

我们发现了一个相当奇怪的问题、如下图所示。在左侧,三角波可以正常生成,但在右侧,代码无法生成。发送三角波时、频率似乎必须先降低然后增加、而不是先增加、然后再减少？ Lmx2572 是否具有此限制？