时钟和时序（参考译文帖）(Read Only) - 最近的话题

[参考译文] CDCE62005：CDCE62005 40MHz 输出在 SYNC 后始终从 40MHz 基准偏移约 180 度

admin — Thu, 23 Jul 2026 06:28:14 GMT

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1666898/cdce62005-cdce62005-40-mhz-output-consistently-shifted-by-approximately-180-degrees-from-40-mhz-reference-after-sync

部件号： CDCE62005

大家好、TI 时钟和计时支持团队、

我们将 CDCE62005 用作抖动清除器、并在输出分频器同步后询问基准输入与输出之间的相位关系。

系统配置：

-参考频率: 40MHz

-基准输入：PRI_REF+/ PRI_REF−

-参考信号格式: LVDS

-输入端接:外部 100 欧姆差分端接

-使用中的输出:输出 0

-输出 0 信号格式：LVCMOS

-输出 0 频率：40MHz

执行输出同步过程后、输出 0 始终从 PRI_REF 偏移约 180 度。测量的时间差约为 12.5ns、对应于 40MHz 下的半个周期。

此相位偏移在下电上电后和重复同步过程后是可重复的。相位不会在 0 度和 180 度之间随机交替。

同步方法：

我们不使用外部 SYNC 引脚或寄存器 8 的位 8。

根据数据表声明访问输出分频器寄存器会自动启动输出同步、我们通过更改未使用输出 1 的分频器设置来生成同步事件。

寄存器 1 更改如下：

同步前：

寄存器 1 = 0x6816032

同步后：

寄存器 1 = 0x6806032

这些值之间的差异为：

0x6816032 XOR 0x6806032 = 0x0010000

因此、只有寄存器 1 第 16 位 OUT1DIVSEL3 从 1 变为 0。

Output 1 分频器代码更改如下：

之前：

OUT1DIVSEL6：0 = 0001011b

之后：

OUT1DIVSEL6：0 = 0000011b

寄存器 1 位 20 OUT1DIVSEL 在写入之前和之后保持 0。因此、输出 1 分频器保持禁用状态、并且只更改未使用输出的分频器比率代码。

当前寄存器设置：

寄存器 0：0x010A032

寄存器 1：0x6816032

寄存器 2：0x6816030

寄存器 3：0x6816030

寄存器 4：0x68079C1

寄存器 5：0xB07C18F

寄存器 6：0x807F2F4

寄存器 7：0xBD3D35F

仅当需要同步事件时、寄存器 1 才从 0x6816032 更改为 0x6806032。

输出 0 配置：

对于输出 0、我们按如下方式解释寄存器 0：

OUTMUX0SEL[1：0]= 11b

所选的时钟源= SYNTH

OUT0DIVSEL6：0 = 0000101b

OUT0DIVSEL = 1

根据 CDCE62005 数据表的表 13、我们了解此设置的含义：

-输出分频器预分频器= 3.

-整数除法器= 4

-总输出分频比=12

因此、我们知道输出分频器接收一个 480MHz 时钟、并将其除以 12 以生成 40MHz 输出 0 时钟。

“Output 0 数字相位调整“设置为：

PH0ADJC6：0 = 0000000b

相位调整= 0 个阶跃

因此、似乎没有特意在寄存器 0 中编程 180 度相移。

同步模式设置包括：

SYNC_MODE1、寄存器 4 位 1 = 0

SYNC_MODE2、寄存器 6 位 20 = 0

PRI_REF 输入是具有外部 100 Ω 差分终端的 40MHz LVDS 差分信号。输出 0 配置为 LVCMOS 输出。

我们已经在相位测量期间验证了基准和输出信号极性。观察到的大约 180 度偏移似乎不是由交换正负 LVDS 基准信号引起的。

您能否澄清以下问题？

当 OUT1DIVVSEL 为 0 且输出 1 分频器被禁用时、更改 OUT1DIVSEL6：0 是否仍会启动所有输出分频器（包括有效输出 0 分频器）的同步？

2.通过写入输出 1 分频器寄存器生成的同步事件在功能上是否等同于使用外部 SYNC 引脚或寄存器 8 第 8 位进行的同步？

3.数据表指出,当访问分频器寄存器时会自动执行同步。分频器值是需要更改、还是重写相同的值也会启动同步？

4.在 SPI 写入过程中,什么确切地触发了同步事件? 它是由 SPI_LE 的上升沿、内部寄存器更新还是在寄存器更新与内部时钟同步后触发？

5. SYNC_MODE1、寄存器 4 位 1 和 SYNC_MODE2、寄存器 6 位 20 是否也控制通过访问输出分频器寄存器产生的同步行为？

6.同步功能是否旨在使输出分频器彼此对齐、而不是在 PRI_REF 和输出 0 之间提供零度绝对相位关系？

7.使用通过将 SYNTH 路径除以 12 生成的 40MHz PRI_REF 输入和 40MHz 输出 0、PRI_REF 和输出 0 之间的确定性约 180 度偏移是否是预期或有效的工作条件？

8.当 SYNC_MODE1 = 0 且 SYNC_MODE2 = 0 时、通过写入寄存器 1 启动同步后、如何确定输出 0 相位相对于 PRI_REF？

9.同步后 PRI_REF 的上升沿和输出 0 的第一个上升沿之间是否指定了任何相位关系或最大相位不确定性？

10.要将 40MHz 输出 0 时钟相对于 40MHz PRI_REF 时钟接近零度、是否应更改 SYNC_MODE1 或 SYNC_MODE2、或者数字相位调整功能是推荐的方法？

11、由于输出 0 分频比为 12、一个数字相位调整步长对应 30 度、六个步长对应 180 度是否正确？

12.要将 PH0ADJC6：0 编程为 0000110b、0x010A1B2 是否为寄存器 0 的正确新值？

13.如果使用数字相位调整校正相位、则 PRI_REF 和 Output 0 之间产生的相位关系在以下条件下是否可重复？

-电源循环

- VCO 重新校准

- PLL 重新锁定

-通过写入寄存器 1 重复同步过程

-使用外部 SYNC 引脚或寄存器 8 第 8 位同步

14.寄存器 5 和 6 中的当前 PRI_REF 输入缓冲器配置是否适用于具有外部 100 Ω 差分终端的 40MHz LVDS 输入？

15、您是否还能确认我们对此寄存器配置的以下内部频率的解释？

- PFD 频率

- VCO 频率

-合成器预分频器输出频率

-输出分频器输入频率

-输出 0 频率

感谢您的支持。

RE: [参考译文] CDCE62005：CDCE62005 40MHz 输出在 SYNC 后始终从 40MHz 基准偏移约 180 度

admin — Sat, 25 Jul 2026 01:23:28 GMT

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尊敬的 Shinji：

可以通过切换 SYNC 引脚或位 (R8.8)、或通过更改任何输出分频器值来实现输出同步、因此这些操作在功能上是相同的、并且您应该能够通过更改任何输出的输出分频器寄存器来同步。

如果 OUT0 始终被 180°移位、并且漂移在下电上电后是可重复的、则输入和输出之间存在确定性的相位关系、同步过程可能会按预期工作、输出分频器复位为相对于基准的半个周期偏移。

您是否可以尝试调整数字相位调整 (PH0ADJC) 寄存器位、在数字逻辑中提供静态 180°偏移、以解决您看到的这种变化？数据表中也应列出输出粗调相位调整设置（表 14-19）。对偏移进行编程后、只要器件保持锁定状态、相位关系应在下电上电和 PLL 重新锁定过程中保持可重复。

此致、
Jaryd.

[参考译文] LMX2572EVM：LMX2572：确认完全辅助强制绕过 VCO 校准

admin — Fri, 24 Jul 2026 21:43:48 GMT

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器件型号： LMX2572EVM
主题中讨论的其他器件： LMX2572

后续：“LMX2572：后续问题“和“LMX2572：VCO 子频带边界、FCAL_EN=0 自主和带极下 FastLock “。

我们在两个音调 5MHz（700 和 705MHz 测试用例）之间实施完全辅助 (SNAA336§3.3、Noel Fung 确认适用于 LMX2572)。 VCO_SEL_FORCE、VCO_CAPCTRL_FORCE 和 VCO_DACISET_FORCE 均已设置、基准校准确认 VCO_SEL、VCO_CAPCTRL 和 VCO_DACISET 在两种音调下都相同 — 因此每跳只有 N 分频器的变化。在突发模式下将 LMX2572 EVM 与 Reference pro 和 TICSPro 脚本配合使用。

在工作台上、此强制跳变（仅 N 分频器写入，强制寄存器不变）的 Vtune 阶跃响应与通过 PLL 页面手动完成的普通非强制重新调整（完整的 VCO 校准搜索）在视觉上无法区分—相同的振幅、相同的稳定形状。环路滤波器阶跃响应由环路带宽而非采集机制控制、因此这种比较无法告诉我们力实际上是否抑制了校准搜索。

问题

在设置强制并随后仅写入 N 分频器的情况下、重新调谐是否可以保证是纯分频器值的变化、而不会调用内部校准/搜索状态机？我们是否可以读回寄存器位或状态标志、以直接确认给定写入中未发生校准事件？

另外：由于 Vtune 形状的外观是相同的、因此强制旁路跳和完整校准搜索跳（例如，从 N 分频器写入到锁定检测断言的总时间）之间的时序签名应该有什么不同、以便我们可以在示波器上验证这一点？

参见 TRACE。这是 Vtune 为 20usec/Div 完全辅助调优。

[参考译文] LMK00105：每个输出的电流的最大指定值

admin — Wed, 22 Jul 2026 09:21:05 GMT

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器件型号： LMK00105

您好：

我收到了一个客户关于每个输出的最大输出电流规格的咨询。

她想知道最大指定值。您能否提供这些信息？
如果没有、请告诉我原因吗？

此致、

T.Imai

RE: [参考译文] LMK00105：每个输出的电流的最大指定值

admin — Fri, 24 Jul 2026 09:43:43 GMT

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您好、Michael－San、

感谢您的答复。我会通知客户您的答复内容。如果客户理解、我想关闭此主题。

此致、
T.Imai

[参考译文] LMX2572：LMX2572 的相位调整功能

admin — Fri, 24 Jul 2026 09:18:57 GMT

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1667331/lmx2572-phase-adjustment-capability-of-lmx2572

器件型号： LMX2572

尊敬的 TI 团队：

我想设计一个集成到天线阵列中的多通道发射阵列、以便进行波束扫描。我的主要动机是在每个通道上生成射频信号、而不是生成中央射频、分配到所有通道并调整相位。因此、在每个通道上生成射频时、我需要能够调整相位。我不使用 DDS、因为我不会生成复杂的波形、而是使用 PLL、因此在我看来更加经济实惠、并且 DDS 元件似乎更加昂贵。

我在研究应用手册和数据表时发现、每次调整时、LMX2572 的相位调整能力会在相位范围方面受到限制、尤其是在输出端使用通道分频器时。在数据表中、相位值由下式给出：

360°×(MASH_SEED / PLL_DEN)×(P / CHDIV)

我的问题是、在 0-360 范围内是否存在相位调整限制？我的意思是、如果需要、可以通过多个步进在 0-360 的整个范围内调整相位、对吧？另外、仅为单个调整步长设置相位所需的大约持续时间是多少？

此致、

Egemen Yildirim

此致、

Egemen Yildirim

RE: [参考译文] CDCE62005：CDCE62005 40MHz 输出在 SYNC 后始终从 40MHz 基准偏移约 180 度

admin — Fri, 24 Jul 2026 00:57:46 GMT

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尊敬的 Jaryd：

感谢您的更新。

感谢您对此进行深入研究、并期待您下周的答复。

此致、

横田真治

RE: [参考译文] CDCE62005：CDCE62005 40MHz 输出在 SYNC 后始终从 40MHz 基准偏移约 180 度

admin — Thu, 23 Jul 2026 20:09:24 GMT

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嗨、横田山、

我们正在调查您的申请、下周初我会给您回复并回答您的问题。

此致、
Jaryd.

RE: [参考译文] TLC555：关于传播延迟

admin — Thu, 23 Jul 2026 16:15:58 GMT

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DH、

此工具使用一个二极管

[参考译文] TLC555：关于传播延迟

admin — Tue, 21 Jul 2026 04:52:49 GMT

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1665999/tlc555-regarding-propagation-delay

器件型号： TLC555

大家好、支持团队。

我找到了下面的帖子。

【常见问题解答】TLC555：TLC555 PCN 20231130002.1 的预期性能差异是多少？ -时钟和计时论坛 — 时钟和计时- TI E2E 支持论坛

在新工艺的产品中、传播延迟时间似乎控制得很小、但数据表中的传播延迟时间数据似乎存在很大的差距。
测量条件是否不同？
还是数据表中的数据有误？

另外、关于以下网站中的计算工具、您能告诉我使用二极管时 H 周期和 L 周期的计算公式的详细信息吗？
我认为计算公式中替换了延迟时间、但由于没有具体信息、因此无法验证结果是否正确。

www.ti.com/.../TLC555CALC

这是一个新的过程、出现了许多问题。我想整理正确的信息,所以请合作。

此致、

[参考译文] LMX2581E：RF 输出阻抗高于 2GHz

admin — Thu, 23 Jul 2026 09:42:58 GMT

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1666984/lmx2581e-rf-output-impedance-above-2ghz

器件型号： LMX2581E

你好

我使用 LMX2581E 实现 2.45GHz 输出、

根据数据表,输出阻抗主要由元件阻抗超过 2GHz ,开关约为 34 欧姆。

我不确定这种阻抗是纯阻抗还是包含电抗器件、因此我们可以将其适应混频器 50 Ω 输入阻抗

谢谢你

RE: [参考译文] LMX2581E：RF 输出阻抗高于 2GHz

admin — Thu, 23 Jul 2026 15:50:01 GMT

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您好！

合成器的输出阻抗绝不是纯阻性、如果在输出端使用 50Ω 上拉电阻、输出阻抗将接近 50Ω。您也可以考虑在合成器和混频器之间添加一个 3dB 焊盘以获得更好的匹配。

[参考译文] TPL5110-Q1：R_ext 值

admin — Thu, 23 Jul 2026 09:15:01 GMT

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1666975/tpl5110-q1-r_ext-value

器件型号： TPL5110-Q1
主题中讨论的其他器件： TPL5110

您好、我们需要 10 分钟的讲解、但我们不必在数据表中添加建议的 57.4K 电阻器、而是必须为 R_ext 放置一个 43K 的电阻器为什么会有差异？在我们的示例中、TPL5110 由具有高内阻的 3V BR3032 电池供电。这就是为什么要并联一个 100uF 的大型电容器、因为该器件在高电流脉冲模式下工作。

也就是说、在连接电池后、电源电压需要约 100ms 斜升至 3V。由于斜坡过慢、TPL5110 的一次性电阻测量可能无法正常工作吗？

谢谢

Pourang Mahdavi

RE: [参考译文] TLC555：关于传播延迟

admin — Thu, 23 Jul 2026 01:35:27 GMT

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你好 Michallick-San

感谢您的信息。

我知道、使用一个二极管时、只有 H 周期会受到二极管波动的影响、因此宜使用两个二极管。

TLC555CALC 使用一个具有两个二极管的公式、对吧？

此致、

[参考译文] BQ32002：异常下拉问题

admin — Wed, 15 Jul 2026 08:58:00 GMT

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1664466/bq32002-abnormally-pull-down-issue

器件型号： BQ32002

尊敬的团队：

客户使用了 BQ32002、但有以下问题：总线将保持拉低并被占用。

这是一个间歇性问题、无法始终如一地重现。

您对此问题有何见解？在什么情况下 IC 会持续将 I2C 总线拉至低电平？

BRS、

Francis

RE: [参考译文] BQ32002：异常下拉问题

admin — Wed, 22 Jul 2026 22:28:05 GMT

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尊敬的 Francis：

感谢您发送原理图、我没有看到任何明显的问题。他们是否已经尝试将 RTC 与 I2C 主机隔离、以确认是 BQ32002 下拉总线而不是主机？他们是否还可以确认 Vback 电压小于 VDD？

RE: [参考译文] LMK00105：每个输出的电流的最大指定值

admin — Wed, 22 Jul 2026 21:55:36 GMT

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Imai-San、

我们不会为每个输出指定最大输出电流。我们确实指定了每个输出 7mA (3.3V) 和 5mA (2.5V) 的典型电流消耗。由于 LVCMOS 旨在作为低电流驱动格式、因此未指定最大值。端接旨在为 Hi-Z、这应该导致每个输出的电流消耗大约为微安。

谢谢、

Michael

RE: [参考译文] LMK1D1204：LMK1D1204 单端输入配置

admin — Wed, 22 Jul 2026 21:35:12 GMT

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啊、我明白了。那应该没问题。

谢谢、

Michael

[参考译文] LMK1D1204：LMK1D1204 单端输入配置

admin — Mon, 20 Jul 2026 11:53:53 GMT

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1665778/lmk1d1204-lmk1d1204-single-ended-input-configuration

器件型号： LMK1D1204
主题中讨论的其他器件： LMK04832

尊敬的 TI 团队：

我将 LMK1D1204 与单端 LVCMOS 时钟输入配合使用。在我的设计中、LVCMOS 信号连接到 IN−(N)、偏置电压施加到 IN+(P)。数据表建议将信号连接到 IN+、将 BIAS 连接到 IN−。

请您澄清一下：

1) 这种输入配置是支持还是希望能够可靠地运行?

2) LVDS 输出是否会简单地反相（180°相移）、或者是否对功能或性能有任何其他影响？

3) LVDS 输出连接到 LMK04832 LVDS 输入。此配置是否有任何问题？

请尽快答复吗？

感谢您的支持。

RE: [参考译文] TLC555：关于传播延迟

admin — Wed, 22 Jul 2026 14:09:38 GMT

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DH、

当 rev 更改为 A.时、传播延迟的重要性还没有完全理解

除非对现有的应用程序设计进行了优化、否则更短的延迟会更好。

[quote]您能告诉我带二极管的 H 周期和 L 周期计算公式的详细信息吗？[/quote]

放电（L 周期）不变。由 RB 和 C 设置

充电（H 周期）可能会简化。充电电压因二极管正向电压而降低。由 RA 和 C 设置

两个二极管更适合用于减小占空比可变性。

现在、高电平和低电平周期大多匹配降低的充电/放电电压

RE: [参考译文] LMX2572EVM：使用两个 LMX2572 器件评估相位同步和相位调整的推荐 EVM 设置

admin — Wed, 22 Jul 2026 11:30:34 GMT

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感谢您的回答。

我计划在相位同调多通道射频系统中使用多个 LMX2572 器件。我预期的射频输出频率范围在 L 频带中、因此我需要使用分压比不是 1 的通道分频器来通过集成 VCO 覆盖整个 L 频带。据我阅读数据表和应用手册后、相移（或延迟）是在 VCO 级实现的、最大持续时间为 1 个 VCO 周期。因此、对于 L 频带输出范围内的多 LMX2572 架构、我可能无法仅使用内部 LMX2572 相位调整功能来实现完整的 0°–360°通道间射频相位调整范围。总相位调整范围将与通道分频比成比例缩小。

您能否确认这一理解是否正确？

[参考译文] LMX2572EVM：使用两个 LMX2572 器件评估相位同步和相位调整的推荐 EVM 设置

admin — Mon, 20 Jul 2026 15:02:53 GMT

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1665853/lmx2572evm-recommended-evm-setup-to-evaluate-phase-synchronization-and-phase-adjustment-with-two-lmx2572-devices

器件型号： LMX2572EVM
主题中讨论的其他器件： LMX2572、 LMK04828BEVM、LMK04832 、 LMX2594、 USB2ANY

TI 团队大家好、

我想构建一个实验室级评估设置、以便更好地了解和演示两个射频合成器之间的相位同步。

我的目标是使用两个 LMX2572 器件生成两个射频信号、观察两个射频输出之间的相位相干、然后将相对相位调整为所需的值。我计划使用矢量网络分析器或等效射频测量设备来测量相对相位差。

目前、我正在考虑以下硬件：

- 2 ×LMX2572EVM

- 1 ×LMK04828BEVM 作为通用参考时钟/时序分配源

-带 TICS Pro 的 PC、用于对 EVM 进行编程

-用于相对相位测量的 VNA 或 RF 测量设备

我最初的想法是：

-使用 LMK04828BEVM 生成匹配的参考时钟并将其分配给两个 LMX2572EVM 板。

-使用 LMK04828BEVM SYSREF/SDCLKout 输出（如适用）为两个 LMX2572EVM 板生成/分配同步信号。

-使用 LMX2572 的相位同步和相位调整功能来对齐和控制相对的 RF 输出相位。

我想征求 TI 关于本实验的最佳最低硬件设置的建议。

我的问题是：

1. 2 ×LMX2572EVM 和 1 ×LMK04828BEVM 是否适合用于此目的、或者是否有更简单的推荐设置？

2.我是否需要 LMX2572EVM 套件中包含的参考专业版电路板、或者 LMK04828BEVM 是否可以将其替换为通用参考/时序源？

LMK04828BEVM DCLKout 输出是否可以直接用作两个 LMX2572EVM 板的参考时钟输入？

4. LMK04828BEVM SYSREF/SDCLKout 输出是否可以直接用作 LMX2572EVM 电路板的同步输入、或者是否需要任何外部电平转换/缓冲/端接？

5.关于演示确定性相位同步、建议采用什么方法在 LMK04828BEVM 和两个 LMX2572EVM 板之间对 REF 和 SYNC 信号进行布线和时间校准？

6. TI 是否建议为此类双 LMX2572 相位同步实验使用任何特定的 TICS Pro 设置、应用手册或示例寄存器配置？

7、TI 将考虑哪些最低要求的硬件集来演示：

-两个相干射频输出,

-重置/重新编程后的可重复相位同步,

-和可控的相对相位调整?

我在此阶段不构建最终产品；这主要是一个实验室评估设置、用于了解同步行为并通过实验确认相位调整能力。

感谢您的指导。

RE: [参考译文] LMK1D1204：LMK1D1204 单端输入配置

admin — Wed, 22 Jul 2026 05:15:39 GMT

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您好、Michael：

感谢您的快速答复和澄清。

该电容器实际上是 VAC_REF0 输出的去耦电容器。 IN_P 输入偏置到 LVCMOS/2、并将 VDD 时钟施加到 IN_N

再次感谢您的支持。

RE: [参考译文] BQ32002：异常下拉问题

admin — Wed, 22 Jul 2026 03:30:14 GMT

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尊敬的 Connor：

总线只有该 BQ32002、此问题在内核电源下发生、原理图如下所示、我也无法理解 BQ32002 为什么单独将总线拉至低电平。

BRS、

Francis

RE: [参考译文] TLC555：关于传播延迟

admin — Wed, 22 Jul 2026 03:02:44 GMT

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你好 Michallick-San

数据表中的 Rev I->J 是因为在第一个 PCN 中芯片更改为 Rev A？

我在修订版 J 数据表中没有看到任何数据显示延迟时间显著缩短。

我想问的是、频率和占空比设置的范围很宽、这对我们当前使用的系统有很大影响。

您还能回答下面的另一个问题吗？

www.ti.com/.../TLC555CALC

此致、