时钟和时序（参考译文帖）(Read Only) - 最近的话题

[参考译文] CDCE62002：297MHz 输出和 VCO 频率的配置问题

admin — Thu, 30 Jul 2026 23:17:38 GMT

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1669247/cdce62002-configuration-question-for-297mhz-output-and-vco-frequency

部件号： CDCE62002
主题中讨论的其他器件： CLOCKPRO

大家好！

我有关于 CDCE62002 的配置问题。
客户在抖动清除器模式下使用器件、并希望将输出频率保持在 297MHz。
在评估指定 VCO 工作范围内的可能 VCO 频率时、考虑了以下频率：

- 1782MHz (= 297MHz× 6)
- 2079MHz (= 297MHz× 7)
- 2227.5MHz (= 297MHz× 7.5)

但是、在使用 ClockPro 时、客户只能找到与 1782MHz 对应的有效配置。
您能否澄清以下几点？

(1) 是否存在任何允许 VCO 频率为 2079MHz 的 297MHz 输出的有效 ClockPro/寄存器配置？
(2) 如果无法进行 2079MHz 操作、什么器件限制会阻止此配置？
(3) 是否有任何替代配置可在以高于 1782MHz 的频率运行 VCO 时保持 297MHz 输出？

感谢您的支持。

此致、
Shuji Ishiwata

RE: [参考译文] CDCE62002：297MHz 输出和 VCO 频率的配置问题

admin — Fri, 31 Jul 2026 20:22:55 GMT

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Ishiwata-San,

我们将对此进行研究、下周再见

此致、

Sandra

RE: [参考译文] LMK04828：LMK04828B：当两个器件在零延迟模式下共享相同的基准/输入到输出偏移时的器件间输出偏移

admin — Fri, 31 Jul 2026 18:59:11 GMT

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[报价 userid=“542142“ url=“~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1666311/lmk04828-lmk04828b-part-to-part-output-skew-when-two-devices-share-the-same-reference-input-to-output-skew-in-zero-delay-mode/6436067

采用的配置（8 个 LMK04828B 器件中的每个器件，相同）：

CLKin0 = 9.765625MHz、在中央分配单元预分频并分配至所有器件（根据您的建议）
嵌套 0 延迟模式；SYSREF 分频器通过 FB_MUX（内部反馈）反馈
PLL1：R1 = 1、N1 = 1、PD1 = 9.765625MHz
VCXO = 156.25MHz（根据您的建议）；PLL2：R2 = 1、N2 = 16、PD2 = 156.25MHz、VCO = 2500MHz
输出：器件时钟 156.25MHz (VCO÷16)、SYSREF 9.765625MHz (VCO÷256)
SYNC：SYNC_1SHOT_EN = 1；到所有器件的 SYNC 引脚的共享 SYNC 脉冲、保持高电平的时间超过一个 SYSREF 分频器周期 (>102.4ns)、在内部到 SYSREF 分频器边沿重新计时

流程图演示（LMK0482x 页面）： 是否需要输入到输出确定性？是→ZDM？是、对于所有输出、fZDM = 9.765625→fout % fZDM = 0？是 (156.25MHz / 9.765625 = 16；9.765625/9.765625 = 1)→OSCin 倍频器？否→fZDM % fOSC == 0？是 (9.765625/9.765625 = 1、R1 = 1)→ I 型、SYNC 时序不重要、且 R1 = N1 = 1 时、不存在 R 或 N 分频器相位模糊性。

[/报价]

“你听我说。“

[quote userid=“542142“ url=“~/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1666311/lmk04828-lmk04828b-part-to-part-output-skew-when-two-devices-share-the-same-reference-input-to-output-skew-in-zero-delay-mode/6436067多器件确定性声明。在共享 9.765625MHz 基准上、所有 8 个器件均采用相同的 I 型配置，因此单个共享同步事件会将每个器件的输出分频器置于相对于基准的相同确定性相位上 — 整个系统有一个有效相位，可在下电上电期间重复。然后、剩余的器件间输出相位变化受以下因素的限制：嵌套 ZDM 锁定可重复性（下电上电之间~7.5ps、如 Michael 之前的图所示）、传播延迟温度系数（~1ps/°C，如果温度均匀分布，跨器件的共模跟踪）和静态每器件偏移（在外部修整一次）。是正确的残留模型、还是缺少一个术语？

基本正确。我将添加另外两个注意事项：

1ps/°C 温度系数基于我们自己器件的固有传播延迟温度系数和 EVM 上的 CVHD-950 VCXO 的某种组合。我们的温度系数在各种器件之间相对稳定。温度系数可能会随着 VCXO 温度稳定性的变化而上升或下降、具体取决于所选的 VCXO。我已经看到数据表中指定了整个温度范围内标称变化的一些（但不是很多）VCXO — 这是 VCXO 供应商面临的一个问题。通常可以得到近似的 PPM/°C 特性曲线、然后将其与增益相结合、以确定整个温度范围内的预期 Vtune 变化。
非零 Vtune 电阻导致的 VCXO 泄漏可能会向 Vtune 节点增加电流、这会偏置导通/关断时间、从而导致输入到输出偏斜。我有时没有看到数据表中指定的 VCXO 直流电阻（通常仅限调制带宽）、但供应商通常可以测量它或手头有值。漏电流越低（直流输入电阻越高）越好。十多年来、我从未见过泄漏电流与电荷泵电流相当的 VCXO、而且我只在高温 (85°C) 下看到、因此在实践中、我怀疑这会是一个严重的问题；通常大多数 VCXO 为 10MΩ μ A 或更好、但如果有机会、最好事先检查。也可能较低但高度一致的直流输入电阻成为一个固定的公共偏斜项、可以对此进行校准、但我想先寻找高电阻 VCXO、因为它们非常常见。

没错。只要 SYNC 脉冲足够长、以至于 SYSREF 分频器的上升沿对信号重新计时并将其馈送到内部单稳态信号中、这种嵌套 ZDM 配置的设计就不再需要 SYNC 引脚的时序变化。您已声明您计划提供至少这么长的同步脉冲、因此您不应有额外的时序限制

实际上、只要 PLL 在锁定中同步、它就会保持不变。由于输出相位相对于 SYSREF 分频器相位是固定的、而 SYSREF 分频器相位相对于输入基准相位是固定的、因此失锁是可恢复的。输出分频器或 SYSREF 分频器的下电上电或重新配置将中断 SYNC 并需要重新发出 SYNC。

作为参考、只要对通道分频器或 SYSREF 分频器进行编程、由于 SPI 写入会从 SPI 时钟域传递到时钟分配路径域、因此分频器都会以有效的随机时序自动复位。

[quote]流程图尤其是一个很好的资源；他们会做一个很好的应用说明。[/quote]

这就是计划... 这只是一个寻找时间的问题。当我被问到这些问题时、我很感激、因为这是继续花时间解决问题的一个很好的理由！

[参考译文] LMK04828：LMK04828B：当两个器件在零延迟模式下共享相同的基准/输入到输出偏移时的器件间输出偏移

admin — Tue, 21 Jul 2026 16:13:52 GMT

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1666311/lmk04828-lmk04828b-part-to-part-output-skew-when-two-devices-share-the-same-reference-input-to-output-skew-in-zero-delay-mode

器件型号： LMK04828
主题中讨论的其他器件： LMK04832、

我将使用多个由同一参考时钟驱动的 LMK04828B 器件（在 CLK104 模块上）、需要限制器件 A 上的输出与器件 B 上的等效输出之间的偏差

数据表的“时钟偏斜和延迟“表仅指定了片上输出到输出偏斜（|TSKEW|=最大 25ps 相同对/50ps 任意对、相同格式、fCLK = 245.76MHz 时）。我没有看到器件间（器件间）输出偏斜规格，也没有看到零延迟模式的通用输入到输出偏斜图 — 对于一个特定配置，只有单个 TP CLKin0→SDCLKout1 = 0.65ns 条目。

您能否提供以下帮助：

TI 是否发布或者您能否提供两个 LMK04828B 器件在相同 VCC 和温度下且从一个通用参考进行驱动时的典型且最坏情况下的器件间输出偏斜？
对于 零延迟模式 （具有内部反馈）、是否存在指定或表征的 输入到输出偏斜 （及其器件间差异）、包括相位检测器相位误差变化的贡献？
如果未指定这些参数、建议采用哪种方法来限制或尽量减小器件间偏斜（例如匹配反馈路径，输出格式，分频器/模拟延迟设置，同步过程）、还应考虑哪些剩余问题？

RE: [参考译文] LMK04828：LMK04828B：当两个器件在零延迟模式下共享相同的基准/输入到输出偏移时的器件间输出偏移

admin — Fri, 31 Jul 2026 14:45:53 GMT

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Derek、谢谢您—预先划分的参考建议完全解决了问题。我们正在采用它。在结束本主题之前、我想确认我们的最终配置和我们正在构建的多器件确定性声明。

采用的配置（8 个 LMK04828B 器件中的每个器件，相同）：

CLKin0 = 9.765625MHz、在中央分配单元预分频并分配至所有器件（根据您的建议）
嵌套 0 延迟模式；SYSREF 分频器通过 FB_MUX（内部反馈）反馈
PLL1：R1 = 1、N1 = 1、PD1 = 9.765625MHz
VCXO = 156.25MHz（根据您的建议）；PLL2：R2 = 1、N2 = 16、PD2 = 156.25MHz、VCO = 2500MHz
输出：器件时钟 156.25MHz (VCO÷16)、SYSREF 9.765625MHz (VCO÷256)
SYNC：SYNC_1SHOT_EN = 1；到所有器件的 SYNC 引脚的共享 SYNC 脉冲、保持高电平的时间超过一个 SYSREF 分频器周期 (>102.4ns)、在内部到 SYSREF 分频器边沿重新计时

已请求三次确认：

1.多器件确定性声明。 在共享 9.765625MHz 基准上、所有 8 个器件均采用相同的 I 型配置，因此单个共享同步事件会将每个器件的输出分频器置于相对于基准的相同确定性相位上 — 整个系统有一个有效相位，可在下电上电期间重复。然后、剩余的器件间输出相位变化受以下因素的限制：嵌套 ZDM 锁定可重复性（下电上电之间~7.5ps、如 Michael 之前的图所示）、传播延迟温度系数（~1ps/°C，如果温度均匀分布，跨器件的共模跟踪）和静态每器件偏移（在外部修整一次）。是正确的残留模型、还是缺少一个术语？

2.使用 SYNC 引脚。 在此配置中、SYNC 引脚仅承载重定时的非关键事件 — 因此，您警告的~2ns CMOS 引脚延迟随温度的变化在>102ns 的有效窗口内是无害的、并且不需要严格的同步发生器或其分布时序。对吧？

3、同步发行频率。 一旦锁定并同步、只要 PLL 保持锁定状态、分频器相位就会保持不变、因此同步需要在启动时发出一次（并且仅在下电上电，失锁或重新配置后再次发出）、而不是定期发出。对吧？

如果这三个都得到确认,我们就完成了——并且真诚地感谢。该主题将我们从“未指定器件间偏移“迁移到通过构造消除多器件同步问题的配置。尤其是流程图是一个很好的资源；他们会编写一个很好的应用手册。

RE: [参考译文] LMK04832：LMK04832 SPI 接口无法读回数据

admin — Thu, 30 Jul 2026 14:36:22 GMT

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是否禁用 SPI_3WIRE_DIS (0x0[4]= 0)？

NLSX5014 是否能够通过所选上拉电阻进行双向开漏信号传输？数据表表明输入驱动器应该能够驱动 2mA、但 3.3V 电源上的 4.7kΩ 上拉仅是 0.7mA。我想知道在 SDIO 逻辑高电平输出状态下、开漏电流是否不够高、以及 SDIO 逻辑低电平输出状态产生的电压变化是否太小、这会阻止双向电路检测到方向变化。

您可以尝试在 SDIO 引脚上使用较小的上拉电阻（例如 1kΩ）、以满足 2mA 输入驱动器要求。您还可以尝试将 SDIO_RDBK_TYPE 设置为推挽式、而不是开漏式 (0x149[6]= 0 而不是 1)、这应该能够提供足够的电流来可靠地触发方向变化。

[参考译文] LMK04832：LMK04832 SPI 接口无法读回数据

admin — Thu, 30 Jul 2026 12:43:20 GMT

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1669118/lmk04832-lmk04832-spi-interface-cannot-read-back-data

器件型号： LMK04832

您好：

FPGA 通过电平转换连接到 LMK04832。原理图和测试波形如下。 FPGA 可以通过电平转换芯片正常写入 LMK04832、而 LMK04832 可以正常输出时钟。但读回数据时没有响应。请帮助分析原因。谢谢你。

[参考译文] CDCE62002：CDCE62002：在接近下限 VCO 工作限制的情况下、增加 PLL 锁定时间的可能性

admin — Wed, 29 Jul 2026 14:58:01 GMT

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1668731/cdce62002-cdce62002-possibility-of-increased-pll-lock-time-near-the-lower-vco-operating-limit

部件号： CDCE62002

您好：

我们将 CDCE62002 用作抖动清除器、研究与 PLL 锁定时间相关的问题。

根据数据表、VCO 工作范围指定为 1.750GHz 至 2.356GHz。

我想问、在接近指定范围的下限（约 1.75GHz）的情况下运行 VCO 是否可能会导致：

无法实现 PLL 锁定
PLL 锁定时间过长
锁定性能的器件间或批次间差异增加

此外、TI 是否建议在更接近有效范围中心的位置运行 VCO、而不是在最小限值附近运行？

当 VCO 配置在接近下运行边界时、是否存在与锁定行为相关的任何已知限制、性能降低或应用手册？

我们目前观察到一种情况、在相同配置下、某些器件需要比其他器件长得多的锁定时间、我们想了解 VCO 工作点是否是一个影响因素。

您是否观察到在 VCO 下限附近运行时、锁定时间变化取决于工艺变化或批次间的差异？

感谢您的支持。

此致、
Ishiwata

RE: [参考译文] CDCE62002：CDCE62002：在接近下限 VCO 工作限制的情况下、增加 PLL 锁定时间的可能性

admin — Thu, 30 Jul 2026 00:17:26 GMT

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尊敬的 Ishiwata：

我将调查此问题、并在下周初回复您、并提供一些反馈。

同时、请通过电子邮件帮助您分享寄存器回读和原理图。

此致、

Sandra

RE: [参考译文] CDCE913-Q1：电源序列

admin — Thu, 30 Jul 2026 00:16:57 GMT

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谢谢、我仍在调查这个问题、下周将收到一些反馈

此致、

Sandra

[参考译文] CDCE913-Q1：电源序列

admin — Thu, 23 Jul 2026 05:55:44 GMT

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1666881/cdce913-q1-power-sequence

器件型号： CDCE913-Q1

您好团队：

CDCE913-Q1 具有 VDD 和 VDDOUT 引脚作为电源输入。

是否有任何上电/断电序列要求？

我不这么认为,但让我再次检查。

此致、

平田

[参考译文] LMK5B33216：产品生命周期确认申请

admin — Wed, 29 Jul 2026 11:36:45 GMT

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1668648/lmk5b33216-request-for-product-lifecycle-confirmation

器件型号： LMK5B33216
主题中讨论的其他器件： LMK1C1103

您好、欢迎来到爱威系统技术股份有限公司

我们正在评估以下用于我们某种医疗产品的 Texas Instruments 元件。

器件型号：

LMK5B33216RGCR
LMK1C1103APWR

您能否确认这些部件目前是否处于激活状态、并预计在未来两年内仍可供供应？

此外、请告知我们是否有任何计划的停产 (EOL) 通知、产品变更通知 (PCN) 或与这些器件相关的任何其他生命周期变更。

如果任何组件预计会过时或停产、请推荐具有等效电气和机械规格的合适替换部件。

感谢您的支持。我们期待您的答复。

RE: [参考译文] LMK5B33216：产品生命周期确认申请

admin — Wed, 29 Jul 2026 17:13:49 GMT

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尊敬的 Vaishnavi：

LMK5B33216 和 LMK1C1103 都是相对较新的器件、我们目前没有计划在不久的将来结束对这些器件的支持。

此致、
Jaryd.

RE: [参考译文] LMK04828：LMK04828B：当两个器件在零延迟模式下共享相同的基准/输入到输出偏移时的器件间输出偏移

admin — Wed, 29 Jul 2026 16:49:54 GMT

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谢谢—SYSREF 分频器重定时器指导和流程图正是我们需要的、我们正朝着这个方向前进：嵌套零延迟模式、SYSREF 分频器作为 0 延迟反馈、SYNC 重定时到 SYSREF 分频器边沿。根据流程图详细分析后、提出了五个后续问题。

我们的配置、供参考：

LMK04828B（在 AMD CLK104 上）、嵌套零延迟模式
PLL1：CLKin0 = 10MHz 外部参考；VCXO (OSCin)= 160MHz；PLL1 PD = 10MHz
PLL2：VCO = 2500MHz (R2 = 8、N2 = 125、PD = 20MHz)
输出：CLKout0/4/6/8/12 上的器件时钟 156.25MHz (VCO÷16)；CLKout3/9/11 上的 SYSREF 9.765625MHz (VCO÷256)；所有 HSDS8
0 延迟反馈当前为 CLKout8 (156.25MHz)；计划按照您的指导将其移动到 SYSREF 分频器

Q1—调整流程图与 SYSREF 重定时器指导（我们的关键问题）。

通过 LMK0482x 流程图（第 2 页）了解我们的配置：fZDM = SYSREF = 9.765625MHz (156.25MHz/9.765625 = 16) 时、我们满足“fout % fZDM == 0 for all fout“。但是、将 SYSREF 分频器反馈回 PLL1 需要 PLL1 分频器满足 10/R1 = 9.765625/N1、其最小解决方案为 R1 = 128、N1 = 125 (PFD = 78.125kHz)—而 125/128 是 coPrime、因此 max (N、R)% min (N、R)≠0、得出（根据流程图）min (N、R)/GCD (N、R)/2x 输出分频器之间不可复位的关系、以及非复位输出 DIX-125、2x 与非同步、N、N 分频器之间的关系。这似乎是我们频率集的基本要素：SYSREF = VCO/256 位于 2500MHz VCO 的 2-submultiple 系列的幂、而 10MHz 基准（以及任何可锁定的 VCXO）位于×Ω 10MHz 系列；两者不共享可用的公共分频器结构。

然而、根据书面指导、SYSREF 分频器反馈通过几乎完整 SYSREF 周期的有效窗口重新将同步到 SYSREF 分频器边沿、这在 GCD（输入，输出）处发出、对我们来说是 78.125kHz。你能调和这些吗? 具体来说：

(a) 尽管存在 125 相位歧义（例如，由于模糊性在整个 SYSREF 周期中是粒度的（102.4ns =恰好是 2.5GSPS 时的 256 个采样周期）、因此是可接受的或可纠正的下游、或者这种歧义是否会破坏多器件的确定性？

（二）我们的配置实际上是基于哪种流程图叶/类型？

(c) 如果该频率集无法在 LMK04828B 上实现确定性的宽松窗口同步、我们考虑的一个选项是将分布基准本身移至 2 的幂系列中： CLKin0 = 156.25MHz （= VCO/16、由我们的时钟分配单元从 OCXO 集中生成）、 VCXO = 156.25MHz。因此、有 SYSREF 分频器反馈：PLL1 R1 = 16、N1 = 1 (PFD = 9.765625MHz)、max (N、R)% min (N、R)= 0、以及—由于流程图将不可复位 N 分频器确定为相位随机化的来源、因此 N1 = 1 应完全消除输入到输出的模糊性。 PLL2 成为 R2 = 1、N2 = 16 (PD = 156.25MHz)、也满足您的条件。在 GCD = 9.765625MHz 且窗口时间为~102.4ns 时会发出 SYNC。该配置是否位于确定性叶片上并实现宽松窗口—考虑到 LMK0482x 缺少 R 分频器同步、您是否看到 R1 = 16 (R > 1) 侧存在任何问题、或者当 N1 = 1 时是否消除了该问题？如果您建议进行不同的更改（不同的 SYSREF 频率、不同的反馈/SYNC 结构）、我们随时可以进行更改。

Q2—最大 (N、R)%最小 (N、R)== 0 条件的范围、以及计划的 VCXO 更改。

我们的 PLL2 对 N2/R2 = 125/8、即 coPrime、未能满足您对 PLL2 环路的条件。我们的 PLL1 对 (10MHz→160MHz、实际上是 16/1) 通过、复合 10MHz→2500MHz 比率正好为 250。条件是否需要保持 PLL2 对（特别是 PLL1 或复合）、以便在具有 SYSREF 分频器反馈的嵌套 ZDM 中实现单相确定性？

如果 PLL2 绑定、我们计划将 CLK104 VCXO（如果我们保持 100MHz 参考（假设 R2 = 1、N2 = 25、PLL2 PD = 100MHz、PLL1 N = 10、PD PD 在 10MHz 处不变）或 Q1 (c) 配置下的 156.25MHz (R2 = 1、N2 = 16、10MHz = 156.25MHz) 替换为 PLL2。下面有两个环路滤波器问题：(a) PLL1 在 CPout1 上使用外部环路滤波器元件、其大小适合当前 160MHz VCXO 的调谐增益 — 可能需要针对具有不同 kV 的新 VCXO 调整大小。重新设计 PLL1 外部滤波器的推荐方法/工具（时钟设计工具）是什么？ PLLatinum Sim？工作表？）、如果给定目标 PLL1 带宽在通常的 10Hz 至 300Hz 抖动清除范围内、您能建议一个起点吗？ (b) PLL2 的环路滤波器是内部/寄存器可编程的 — 您会在新的 PD (100 或 156.25MHz) 中推荐哪些内部滤波器设置 (R3/R4/C3/C4)？如果有所帮助、我们可以从电路板原理图中提取 CLK104 填充的 PLL1 滤波器值作为基准。

Q3–在 SYSREF 分频器反馈的情况下对 SYSREF 源输出的限制。

（取决于第 1 季度是否能顺利解决问题。）通过 FB_MUX 选择 SYSREF 分频器作为嵌套模式下的内部 0 延迟反馈 — CLK104 不提供到 FBCLKin 的路由，因此反馈必须是内部的 — 该选择是否会对 SYSREF 源输出 (CLKout3/9/11) 造成任何限制、例如必须与反馈路径共用的分频器或延迟设置？

Q4—9.765625MHz 反馈的相位噪声成本。

您需要注意的是、反馈路径中的低 SYSREF 分频器频率可能会限制性能。将×从 CLKout8 (156.25MHz) 移动到 SYSREF 分频器 (9.765625MHz) 会使反馈频率~16 μ s。您能否表征或限制我们的配置（嵌套 ZDM、2500MHz VCO、使用上述 VCXO 选项）的相位噪声/抖动损失？是否存在反馈频率、低于该频率时、您会建议不要使用此方法？

Q5–PLL2 Capcode 覆盖。

是的、请描述您提供的 Capcode 覆盖程序。我们的板间校准依赖于每个板的输入到输出相位、该相位在整个下电上电周期中是可重复的（我们通过 RFSoC DAC 输出相位的下游测量来校准每个板的残留偏移）、因此即使在嵌套模式下、使~200ps Capcode 变化保持静态也很有价值。具体来说：哪些寄存器设置手动 Capcode；每个器件应如何确定正确的 capcode（每单位特性，或每个频率/温度一个值？）；跳过校准是否会在 25–45°C 的工作范围内带来锁定可靠性风险？

RE: [参考译文] BQ32000：当 BQ32000 具有高 Rs 时、CL 会选择

admin — Wed, 29 Jul 2026 06:36:23 GMT

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我们之所以提出这个问题、是因为我们注意到在回流焊过程之后、晶体的串联电阻超过您的规格（70k 欧姆）并达到 80k 欧姆。我们想问：与 BQ32000 配对使用时、80k Ω 的晶体串联电阻加上没有外部负载电容器（无 CL）、是否会导致晶体无法振荡？

[参考译文] BQ32000：当 BQ32000 具有高 Rs 时、CL 会选择

admin — Tue, 30 Jun 2026 13:43:34 GMT

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1659832/bq32000-when-bq32000-with-high-rs-the-cl-choose

器件型号： BQ32000

在 bq32000 数据表中、晶体串联电阻 (Rs) 指定为 70k Ω、不需要外部负载电容器 (CL)。但是、如果我们必须使用 Rs = 85k Ω 的晶体、您建议添加 CL 吗？如果是、您建议使用多大的电容值？ 5pF？ 10pF？

[参考译文] LMK6D：LMK6x 的长期漂移信息 (LMK6CE02000CDLFR)

admin — Tue, 28 Jul 2026 17:06:46 GMT

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1668371/lmk6d-long-term-drift-info-for-lmk6x-lmk6ce02000cdlfr

器件型号： LMK6D

我正在尝试更换一个过时的振荡器、但我真的很喜欢 LMK6x BAW 振荡器的冲击/Vibe 和 10 年漂移数字 (Ft)。我们是否有用于估计过去 10 年绩效的漂移信息？我想到的是晶体振荡器的规格、即第一年甚至更短的一年 PPM 漂移值。我们是否有与 LMK6x 系列类似的规格？

RE: [参考译文] LMK6D：LMK6x 的长期漂移信息 (LMK6CE02000CDLFR)

admin — Tue, 28 Jul 2026 23:41:57 GMT

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尊敬的 Jonathan：

让我把这个问题提交给我们的 PE、我会尽快回复您。

谢谢、

Michael

RE: [参考译文] TMS320F2800156-Q1：晶体选择和最大驱动电平

admin — Tue, 28 Jul 2026 19:45:55 GMT

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您好 Louis：

第 6.13.3.4.4 节已经作了更正、应改为：

“晶体的最大驱动电平<= 1mW“

它将在未来的数据表版本中进行更新。

F280015x 振荡器电路以不超过 1mW 的功率驱动晶体。对于晶体选择而言、这意味着：选择额定最大驱动电平大于或等于电路应用的实际驱动电平的晶体。计算出的 140uW 驱动电平与<= 1mW 限值一致、因此您的驱动电平估算和方法是正确的。或者、您也可以通过将不同的 Rd 值（与 X2 端子和晶体串联）相加并测量 Rd 两端的压降来计算晶体耗散的功率为了获得准确的峰值电压读数、您需要一个电容很低的差分有源探头。普通的示波器探头将不工作、因为高寄生电容会极大地影响晶体电路阻抗并丢弃读数。一旦您获得 Rd 上的峰值电压读数、您将确定流经它的 RMS 电流（这是流经 XTAL 的电流）并计算 XTAL 功率。其为：IRMS =(Vpp/(sqrt 2))/Rd XTAL 耗散的功率= ESR*(IRMS)^2

需要满足两个要求：

1. ESR 检查：
  需要：20MHz 处的 ESR <= 50 欧姆（第 6.13.3.4.7.2 节）
  NDK 晶体：ESR = 100 欧姆
  结果：失败 — ESR 是允许的最大值的 2 倍

2.驱动液位检查:
  您的估计驱动水平：140uW
  NDK 晶体额定最大值：200uW
  结果：通过 (140uW < 200uW)
   -如果晶体耗散的电流大于 200uW 的最大 NDK 额定值,则应遵循添加 Rd（并执行上述测量）,以帮助降低晶体耗散的功率。如果晶体过驱动、那么从长远来看将对可靠性产生影响、并将影响晶体运行。

晶体不符合 ESR 标准。 ESR 超过限值的晶体可能无法可靠地振荡、尤其是在某些极端条件（温度，电压变化）下。它现在可能已在您的应用程序上运行、但在拐角条件下可能无法振荡。在外形尺寸相同且明确满足 20MHz 下 50 Ω 最大 ESR 的情况下、应该还有其他 XTAL。

此致、

Joseph

[参考译文] TMS320F2800156-Q1：晶体选择和最大驱动电平

admin — Tue, 28 Jul 2026 07:13:41 GMT

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1668101/tms320f2800156-q1-crystal-selection-and-maximum-drive-level

器件型号： TMS320F2800156-Q1

您好：

我目前正在使用 TI TMS320F2800156-Q1 为汽车应用设计一个电子电路。我正在考虑使用 NDK NX3225GA-20.000M。我的第一个原型在我的办公桌上工作正常,但我还没有在硬质条件下进行测试。
在微控制器的数据表中、第 6.13.3.4.4 段“如何选择晶体“说明了这一点
对于 20MHz、晶体的 ESR <= 50 Ω
晶体的最大驱动电平>= 1mW
但在 6.13.3.4.7.1 中,表中显示 Crystal drive level : max 1mW。

此晶体的数据表显示：
ESR = 100 Ω
驱动电平= 10uW（最大 200uW）
然后、我估算微控制器施加到晶体的驱动电平：
Ctot = CL1/2 + Cstray = 8pF /2 + 4pF = 8pF
驱动电平=(ESR (PI f C_tot Vpp)^2)/2=(100 Ω(PI * 20MHz * 8pF * 3.3V)^2)/2=140uW

在对微控制器的要求与这些数据之间存在一些偏差。我找不到任何具有小外形尺寸和最小 1mW 最大驱动电平的晶体。例如、典型 SMD 3.2mm x 2.5mm、最大驱动电平约为 100uW。

您是否认为此 NDK 晶体与此微控制器兼容？如果您不能帮助您了解如何为此微控制器选择合适的晶体？
此致、

[参考译文] LMX2694EPEVM：请求参考时钟文件

admin — Tue, 28 Jul 2026 13:32:02 GMT

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1668281/lmx2694epevm-requesting-for-reference-clock-file

器件型号： LMX2694EPEVM
主题中讨论的其他器件： LMX2694-LMX2694-LMX2694-Active EP

尊敬的团队：

我在电路板中使用 LMX2694 - EP、我在 EVK 文档部分中找不到有关使用 TICS PRO 生成时钟文件的任何参考

请您为我提供 LMX2694-LMX2694-LMX2694-ActiveSync 的参考时钟文件 EP。以下是我的要求、

1、一个文件的输出频率为 300MHz 、另一个文件的输出频率为 9600MHz、位于 RFOUTA_P\N 和 RFOUTB_P\N 上

对于这两个文件、输入频率均为 300MHz、

3.请提供 .tcs 和导出的 十六进制寄存器 格式的文件。

期待您的答复、

谢谢、此致、
Maharajan P

RE: [参考译文] LMX2694EPEVM：请求参考时钟文件

admin — Tue, 28 Jul 2026 19:32:37 GMT

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已在 https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1667852/pllatinumsim-sw-lmx2694-ep-device-is-not-available-in-the-tool/6431906 中解决

RE: [参考译文] LMK04828：LMK04828 PLL1 PLL1 旁路

admin — Tue, 28 Jul 2026 18:38:36 GMT

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LMK0482x 器件 (LMK04821、LMK04826、LMK04828) 不支持 CLKINx 到 PLL2 参考路径。该功能已添加到 LMK04832 及其他衍生产品 (LMK04832-SP、LMK04832-SEP、LMK04368-LMK04714-Q1 EP) 中。

如果在 LMK04828 中仅使用 PLL2、则必须通过 OSCIN 提供输入基准。

[参考译文] LMK04828：LMK04828 PLL1 PLL1 旁路

admin — Tue, 28 Jul 2026 11:30:06 GMT

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1668227/lmk04828-lmk04828-pll1-bypass

器件型号： LMK04828
《Thread 中讨论的其他器件： LMK04832、 LMK04832-SP、 LMK04826 、LMK04714-Q1、LMK04832-SEP、 LMK04368-LMK04821、EP

尊敬的支持团队：

我们有关于 LMK04828 的问题。

我们希望通过 CLKin1 (10MHz) 进行连接、并仅使用 PLL2。

根据数据表第 36 页上的图 11、CLKin1 似乎没有直接到达 PLL2 的选项。

第 9 章中说“可以选择禁用两个 PLL。通过禁用 PLL1、LMK0482x 可用作具有集成 VCO（单环路模式）的标准单 PLL 时钟发生器。 “

如果您能为我们澄清关于这一问题的正确答案、我将不胜感激。我遇到了类似的 LMK04714 请求。（LMK04714-Q1：PLL1 旁路 — 时钟和计时论坛-时钟和计时 — TI E2E 支持论坛）中给出的答案是否也适用于 LMK04828？

提前非常感谢

Simon Krebietke

[参考译文] LMK5B33216：LMK5B33216 SPI 控制

admin — Thu, 23 Jul 2026 01:22:58 GMT

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1666821/lmk5b33216-lmk5b33216-spi-control

器件型号： LMK5B33216

尊敬的 TI 团队：

定制 LMK5B33216 板上的 3 线 SPI 控制问题 (SPI SCK @ 200kHz)。尽管 GPIO1/GPIO1# PD 引脚是根据数据表指南进行控制的、但芯片没有有效响应。由于器件正在正常输出时钟、因此已验证器件处于活动状态。

步骤如下：

上电后、将 GPIO1 设置为 1 以启动 PD 模式、然后将 SPI#信号从 0 设置为 1。

2.将 R59（偏移量 0x3b）设置为 0xF 以表示 SPI 回读数据。

将 R21（偏移 0x15）设置为 0x21、将位 7 设置为 0、并启用 3 线 SPI 回读。

4.读取 R3（偏移 0x3）、预期值为 1。

下面是 LA 的 SPI 波形：

0x3b0f SPI 回读数据、SCK 200kHz

SPI 波形 0x1521

将 R21（偏移 0x15）设置为 0x21、第 7 位为 0、表示启用 3 线 SPI 回读。

SPI 波形为 0x800300；预期的接下来 8 位应包含 1。

最后 8 位将其 SDIO 设置为输入。

我想问 SPI 流程中是否有遗漏或需要调整的方面？

此致、

Tim