[参考译文] ADS9234R：SCLK 启动边缘到下一个数据，在 SDO 延迟时有效

埃里克森，你好，

在 SCLK 边缘(根据 SCLK 极性下降或上升)具有 TD-CKDO 以指定 SDO 数据有效前的最长时间后。 它可能已准备就绪，但所需时间不超过15.8ns。 我建议在 SCLK 的对边阅读。 因此，如果数据是在 SCLK 上升边缘后输出的，那么最好是在下降边缘读取数据。  

此致，
阿伦·埃斯特拉达

你好，Aaron，

感谢您的回复。 数据表还指定 单数据速率为60MHz (16.7ns 周期)的最大串行时钟频率(SCLK)。 如果我们的 SCLK 为 60MHz，则数据将在几乎下一个时钟周期前无法就绪，从而丢失了 SCLK 的相对边缘。 这些规格是否相互矛盾，或者我们是否错过了什么？

埃里克森，你好，

TD-CKDO 规范为最长时间。 因此，它所说的是在 SCLK EDGE 为15.8ns 后数据生效所需的最长可能时间。 但是，数据可能已经准备就绪。 因此，随着时钟速度的加快，我希望能比下一个边缘更早地做好准备。  

此致，
亚伦

阿伦

以下链接将带您进入论坛问题，论坛问题如下：

 --   TD-CKDO 不依赖于 SCLK 时钟频率。 如果 SCLK = 60MHz 或1MHz，TD-CKDO 仍为15.8ns。

因此，如果我在60MHz SCLK 的相对边缘读取 SDO，则会有一个变化，我将不会对最新的 SDO 数据进行采样。 据另 一个论坛上的人说，我可能正在阅读以前的 SDO 数据。 你对此有什么想法 ？   

ADS7049-Q1：延迟时间：SCLK 降至 DOUT 最大有效数据。 25 ns。 是否有下限？ 数据转换器论坛-数据转换器- TI E2E 支持论坛

ADS7029-Q1：延迟时间：SCLK 降至(下一个)数据，在被测设备上有效-数据转换器论坛-数据转换器- TI E2E 支持论坛

谢谢
埃里克森

埃里克森，你好，

感谢您提供与之前帖子的链接。 主支持工程师实际上在未来几天内回到办公室，因此他们将做出相应的响应。 感谢您对此的耐心等待！

此致，
阿伦·埃斯特拉达

你好，Aaron。 听起来不错。 当主支持工程师返回时，请让他帮助我解决以下问题：

 在上述其中一个链接中，Sandeep 提供了两种解决方法，以解决快速 SCLKs 的问题。
1-  如您所述，在控制器上实施延迟。
2- 将 SPI 视为全周期接口，并在 SCLK 的下一个秋季边缘捕获数据。

假设 SCLK 为40MHz，TD-CKDO max 为15.8ns，数据在时钟下缘移出(SPI 模式0)。 在此配置中，SCLK 上升边缘上的采样 SDO 将不起作用，因为 SDO 将在切换 边缘后12.5 ns 采样，并且 TD-CKDO 要求失败。 如果我使用桑迪普提供的一项训练，SDO 可以在下一个下降边缘采样，该下降边缘将在 换档 边缘后25 ns 处采样。 这是否适用于此芯片？ 我们可以安全地这样做吗？

了解 SCLK 下降边缘和 SDO 上有效数据(TD-CKDO MIN)之间的最小延迟将有助于我们。 这是不是0？ 还是2ns，6ns，10ns？

埃里克森您好，

感谢您与我们合作处理此帖子。 Sandeep 在他的另一个线程中概述的任何一种技术也可以应用于 ADS9234R。 我们无法保证最低时钟到数据有效的规范，因为我们没有描述这种延迟。 一种更强大的方法是考虑最大 t_CKDO 规范并应用上述变通办法之一。  

请记住，在 SPI 模式00中，CSN 下降边缘将在 tDEN_CSDO 后移出 MSB (最大=12 ns)。 然后，您可以开始发送 SCLK，在主机捕获 MSB 时，第一个 SCLK 落边将启动 MSB-1位。 读取所有数据需要一个额外的时钟周期，但这是可以的，因为帧以 CSN 上升边缘结束，这将重置接口并开始下一个转换周期。

此致，

瑞安

你好，瑞安，

我们将在 相同的边缘解决方案上进行样本/捕获。 感谢您的澄清。

在结束本次论坛讨论之前，我正在尝试理解您的最后一点。

你好，瑞安，

我绘制了几个波形来理解这一点。 我得出了同样的结论。 感谢您的确认。

在 SPI 模式0下，数据在落边启动。 你说：

• 第一 个 SCLK 上升边缘闩锁 MSB (第15位)，启动 MSB-1 (第14位)

但它应该是：

• 第一 个 SCLK 落边闩锁 MSB (第15位)，启动 MSB-1 (第14位)

同意吗？

埃里克森

你好，瑞安，

太棒了！ 感谢你的帮助。