This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] ADS62P48:CMOS CLKOUT 频率限制

Guru**** 1095350 points
Other Parts Discussed in Thread: ADS62P48
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1075565/ads62p48-cmos-clkout-frequency-limitation

部件号:ADS62P48
“线程: 测试”中讨论的其它部件

主席先生,你好,

我有一个用 ADS62P48设计的老设计(5年),它在使用 CMOS IQ 总线的100Msps 上运行良好。

现在,我需要将采样提升到200MSPS,同时将此设计的变化降至最低。

我用一张卡片测试它,改变合成器频率,所有这些似乎都很好。

CLKOUT 引脚具有较小的逻辑电平,1.2Vpp 而不是1.8Vpp...

阅读(数据表中的第7页第11页)时,CMOS 模式下的 CLKOUT 有150Msps 限制...

请您详细解释为什么存在此限制?

对我来说,一个小的改变是将快速缓冲器放置在尽可能靠近 CLKOUT 引脚的位置。

你感觉如何?

此致,

阿兰。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    你好,阿兰,

    我可以详细了解为什么 CMOS 模式下的 CLKOUT 限制为150Msps。 您可以尝试您建议的缓冲区修改,但 TI 只能根据数据表规格保证设备性能。

    此致,艾米

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好,艾米,

    感谢您的快速回答。

    我只是想知道这一限制是否是因为 CLKOUT 缓冲器无法驱动电容负载达到150MHz 以上的频率,

    因此,外部缓冲区可以保存此设计...

    但这可能是内部 ClockGen 电路的速度问题...

    请多给我点几分吧?

    此致,

    阿兰。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    阿兰

    首先,数据表中显示有错误。 在表3中,150MSPS 的最大起动时间应为0.6,而不是6。 然后,当采样频率上升到150Msps 以上时,如果使用 OUTCLK,用户很难捕获设置和保持时间足够长的数据,因为您可以看到 Tstart 值确实开始增加,设置和保持时间也会减少。  此外,OUTCLK 占空比在此频率范围内为43%,这可能会影响设置和保持时间。  

    此致,

    吉姆