[参考译文] DAC3164：数据表缺陷...

您好，

我很抱歉。  我花了相当多的时间写回回复你的帖子刚到,但回复似乎没有在论坛上,只是消失了.

是的，该系列器件的数据表中存在一些缺陷，这些缺陷正在得到纠正。   有三个数据表，涵盖了一个包含六个器件的系列，涵盖单通道和双通道器件，每个器件具有10位，12位和14位版本。  这些数据表中的某些数据表最近已经过编辑，以解决一些问题，所有数据表目前都在编辑中，希望可以对其进行总结。  编辑数据表比其他文档涉及的内容更多，因为我必须经历受控的编辑和审阅过程。  DAC3164数据表是自发布以来尚未进行修订的数据表之一，并且有许多打字错误和遗漏需要修复。

通常，如果您在该系列的另外两个数据表中的一个中看到要查找的信息，则可以使用该信息，例如查看最近添加的LVPECL规格的DAC3174数据表。  LVPECL输入规范是原始数据表中完全缺失的内容之一， 而保持数据表修订版本发布的原因是特性化数据现在包含相对于DACCLK输入的对齐输入的设置/保持时间。  (此外，LVPECL输入与DAC3282器件共享通用设计和CMOS工艺， 因此，该数据表中有关LVPECL输入结构和规格的信息(如图35)也适用于此器件，但如果不了解这两种器件的设计历史，该信息就不会一目了然。)

对于数字延迟，我*DO *在所有三个数据表中都看到了数字延迟的规范，但在其中两个数据表中，对于附加到指定数字的单位，存在拼写错误。    总延迟通常是数字逻辑的典型时钟周期数 加上输入/输出缓冲区的固定延迟量。 该系列中所有器件的典型延迟是DACCLK的26个周期，加上输入时钟到输出缓冲器的tpd传播延迟，  数字延迟被指定为典型值，因为FIFO中的延迟数个时钟周期会有一些不确定因素，具体取决于DATACLK到DACCLK的相位以及FIFO指针使用SYNC和ALIGN或sif_SYNC初始化的方式。 如果通过8字FIFO的延迟是标称的4个字，则整体数字延迟将是26个DACCLK周期，但FIFO延迟可能是一个或两个或三个周期，具体取决于条件。

此致，

Richard P.