[参考译文] DAC3164：配置寄存器操作

您好，

我不希望sifdac值仅在通道A输出上可用。  我希望在两个渠道都能看到这种价值。  我会仔细检查注册图的所有不同部分的值，以确保您的设置不会出现意外情况，例如禁用了通道B的时钟，或者设置了一个通道操作的位，而另一个通道将进入休眠状态， 或者类似的东西。  

有关延迟字段，请参见DAC3161数据表的图67。   这只是设备单通道版本的数据表，但数据表最近更新过，数据也更新过。  DAC3164数据表将以类似方式更新。  所有四个延迟字段都将被使用。  如果需要，14位总线(实际上DAC3164只有12位，但核心设计是14b DAC3174)可以拆分为两个7位总线，用于两个通道，每个通道都有自己的时钟。  因此，datadlya和datadlyb分别负责数据总线的7位。  通常这两个字段将被设置为彼此相同的延迟值。 将总线的一半延迟一倍，而将另一半延迟另一半的延迟另一半的情况是不常见的 数量。 但你可以。    还有一个clkdlyb字段会延迟数据锁定。   这将保留clkdlya (同步输入的延迟设置)。    通常，SYNC输入与数据一起锁定，因此clkdlya将被设置为与datadlyb和datadlyb相同的值。   因此，使用clkdlyb *或*延迟DATACLK，您将延迟数据和与datadlya，datadlyb和clkdlya的同步。      延迟时钟和数据不会有多大效果。

使与同步输入相关的延迟字段变得如此混乱的是，在14位设备上，当数据被分割为两个7位总线时，每个7位总线可以有一个单独的时钟。  要获取第二个DATACLK，同步引脚将被抢去，并重新用作另一个时钟输入。  这就是为什么输入的延迟字段称为clkdlya，而不是同步或类似的内容。    但是，对于您正在查看的12位DAC3164，不允许使用拆分总线选项，并且只有混淆了  为什么同步输入延迟字段的名称 是它的名称。

此致，

Richard P.