[参考译文] DAC3161EVM：DAC3161 EVM与Artix7连接

非常感谢您的回复。 我研究过LVDS。 在该序列化器和反序列化器中。 我们的设计输出为串行输出。 我必须使用LVDS将此串行输出提供给DAC。在我的设计中，不需要串行器，对吗？

1.如果不需要串行器，我必须单独反序列化信号？

2.在按照您的要求反序列化后，我必须将其分配给通道A和通道B？

您好，

我需要更正我在上一个回复中键入的内容。   我说DAC3164使用DDR接口，其中数据锁定在时钟的上升和下降边缘，这是正确的。  但我错过了您使用单通道DAC3161的部分。  我很抱歉。   双通道设备在时钟上升沿锁定一个信道的数据，在下降时锁定另一个信道的数据。  在单通道设备中，仅使用时钟的上升沿。  请参见数据表的图2。   您只需要向设备提供12位LVDS数据，同时LVDS DATACLK的上升边缘。   此DAC没有数据序列化。  只有一个并行12位数据总线和时钟。

此致，

Richard P.

SO时钟信号连接到引脚1 (i.e)DACCLKP。我必须将并行数据提供给引脚3， 5，7，9，11， 13， 16，19，21，23。 对吗？？？？  

1.您提到了它的12位LVDS数据位。 他们在数据表中提到了它的10位。 您是否包括DACCLKP和DACCLKN？

2.我将从先前设计的块获得10位串行数据 ，因此在编程端，我必须将串行数据转换为并行，以便将输入提供给 引脚3 ，5，7，9，11， 13， 16，19，21，23。 是这样吗？

3.除此之外，是否需要对Artix 7与DAC 3161进行编程？

4.我们是否可以直接将DAC 3161和Artix 7与适配器连接？

3.使用LVDS接口可以实现多大的速度？ 因为Arty 7 clk速度是100MHz。

尊敬的  Richard Prentice 

非常感谢您的回复。 请尽快回答我先前的问题。

您好，

您询问了DAC3161 -即12位DAC。 引脚列出了12个数据位，图2中的时序图列出了12位的数据总线。  无论接收数据时采用何种格式，您都需要将数据重新格式化为符合数据表图2的格式，以便将数据呈现给DAC。  您 将需要在12个LVDS对上显示数据，以及有关DATACLK的设置时间和保持时间。    设置和保持时间具有灵活性，但是， 因为您可以使用SPI寄存器将DAC内部的延迟添加到数据或时钟，以便使DAC的设置和保持时间与FPGA能够提供的时间相匹配。

如果您的Artix7能够将数据格式化为DAC (如图2所示)，则FPGA将能够驱动DAC。  DAC不会关注FPGA是什么数据源，只是格式和计时是可接受的。   如果您的FPGA能够以正确的格式获取100MHz的DATACLK数据，那么您就能够以100Msps的速度驱动DAC。      您提到适配器- 适配器如何？ 如果您计划在FPGA供应商的开发板上使用FPGA，并在我们的EVM上使用DAC， 然后，您需要*仔细*检查DAC EVM的原理图页面和适配器EVM的原理图页面，以准确查看EVM中的哪些信号与FPGA开发板中的哪些信号匹配，并确保开发板能够匹配 在这些输入上接受LVDS信号，并且LVDS时钟进入FPGA上的时钟LVDS输入。  我们对您将要使用的开发平台一无所知，因此您必须非常仔细地进行检查，或者与FPGA供应商合作。

此致，

Richard P.

此致，

Richard P.