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[参考译文] ADC12DJ3200:2个 ADC 之间的相位同步

Guru**** 1139930 points
Other Parts Discussed in Thread: ADC12DJ3200, TIDA-01022, LMK04828, LMX2572, TIDA-010122, TSW14J57EVM, TIDA-01028
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1110902/adc12dj3200-phase-synchronization-between-2-adcs

器件型号:ADC12DJ3200
主题中讨论的其他器件: TIDA-01022LMK04828LMX2572TIDA-010122TSW14J57EVMTIDA-01028

您好!

我们有一个定制电路板、其中包含2个 ADC12DJ3200 ADC 和 Xilinx 的 Kintex Ultrascale FPGA。 我们使用的是 JMODE 11。

从两个 ADC (4个通道)捕获的数据很好、具有动态范围、动态范围、SNR、SFDR 等。但 ADC 之间的相位差很高、并且不一致。

在同一 ADC 的通道内、相位同步很好、但我们无法在 ADC 之间实现这一点。

如果您能为我们提供建议、将会大有帮助。

谢谢!

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    Ayana、

    在 TI 网站产品文件夹的技术文档部分、单击以下内容以获得有关多器件同步的帮助:

    设计宽带宽多通道系统的分步注意事项

    此致、

    Jim

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    您好、Jim、

    我们已经完成了您共享的链接。

    我们的前端电路几乎类似于 TIDA-01022 (https://www.ti.com/lit/df/tidrut6/tidrut6.pdf?ts=1655890149698)

    对于时钟、我们使用 LMK04828、LMX2572、并且所有时钟的长度都匹配。

    ADC 采样率为3200MSPS、我们已将 NCO 频率设置为1000MHz。  

    根据本文创建 FPGA 设计

    多个 JESD RX 内核时的指导

    谢谢、此致、

    Ayana

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    Ayana、

    您是否曾尝试使用 TI JESD204B/C 免费 IP 而不是 Xilinx?

    您可以通过以下链接申请免费的 TI JESD204快速设计 IP:  https://www.ti.com/tool/TI-JESD204-IP

    目前、JESD204快速设计 IP 支持以下 FPGA 系列:

    • XilinxRegisteredVirtex UltraScale 和 UltraScale+
    • Xilinx Kintex UltraScale 和 UltraScale+
    • Xilinx Zynq UltraScale+和 Zynq UltraScale+(Auto)
    • Xilinx Artix 7和 Artix 7 (Auto)
    • Xilinx Virtex 7.
    • Xilinx Kintex 7和 Kintex 7 (Auto)
    • Xilinx Zynq7000和 Zynq7000 (Auto)

    该 IP 附带了文档和示例参考设计、使用户能够快速上手。

    此致、

    Jim  

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    感谢您的建议、Jim。

    但我们的客户需要使用 Xilinx IP 的设计。

    此致、

    Ayana

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    尊敬的 Ayana:

    关于多通道模拟前端同步、您能否确认连接到多个 ADC (DCLK 和 SYSREF)的所有符合 JESD204B 标准的时钟是否一致?

    大多数多通道射频采样前端接收器参考设计(TIDA-01022、TIDA-010122、TIDA-01028等)都使用了 TI JESD204采集卡(FPGA 板) TSW14J57EVM 并验证了同步性能。

    关于 ADC 同步的数字功能、我建议查看 使用  相同 TIDA-01022硬件的 TIDA-010122参考设计指南、其中提供了一些详细的指导。

    谢谢!

    此致、

    Ajeet Pal

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    您好、Ajeet、

    所有器件时钟和 SYSREF 都对齐。

    SYSREF 自动校准已完成、SRC_DONE 位为高电平、因此我们假设满足 SYSREF 相对于器件时钟的设置和保持时间要求。 在 SRC_DONE 位为高电平后、是否需要清除 SYSREF 校准使能寄存器的 SRC_EN 位?

    来自两个 JESD RX IP 的 SYNC 信号进行与运算、然后按照参考设计中的建议提供给 ADC。

    我们不确定如何选择合适的弹性缓冲器释放点。 当我们读取 RX 缓冲区调整寄存器(Xilinx JESD204 RX IP 的)时、每次返回的每个通道的值都不同。 该寄存器指示每个通道允许的最大延迟减少量。 从共享的参考设计中、我们也不了解如何选择释放点。 为此请求您的支持。

    谢谢、

    Ayana

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    我们还尝试不进行自动 SYSREF 校准。 我们读取 SYSREF_POS 寄存器值以写入 SYSREF_SEL。 但 SYSREF_POS 值不一致、使用 SYSREF_POS 寄存器值计算的 SYSREF_SEL 会始终保持变化。

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    尊敬的 Ayana:

    您能否确保您的系统参考和时钟信号稳定且源同步。  

    此致、

    Neeraj  

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    Neeraj、您好!
    我们无法在示波器上测量器件时钟、但我们仿真并计算 了 ADC 器件 时钟和 SYSREF 时钟的时序图。 随 附时钟分配和时序图的详细信息(请参阅  ADC_Dev_Clock_sysref.pdf)。 请告诉我们是否有任何其他方法来验证时钟对齐。
    我们观察  到,尽管   使用示波 器探测时的实际信号很好,但在芯片作用域/ILA 中 FPGA 中的 SYSREF 信号会发生变化(请参阅 sysref_capture.jpg)。 让我们知道它是否会导致任何问题。
    谢谢、
    Ayana
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    尊敬的 Ayana:

    您能否提醒一下您的 JMODE 采样频率和用于 ADC 的 K 值?  

    我正在尝试查看 SYSREF 频率是否正确?  

    此致、

    Neeraj

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    当然、Neeraj。

    我们使用的是 JMODE 11、采样频率为3200MHz、K = 32且 SYSREF = 3.125MHz。

    此致、

    Ayana

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    尊敬的 Ayana:

    您能不能向我提供您的寄存器写入操作。 还可以向我发送 ADC 的原理图和 ADC 的时钟。  

    还可以将寄存器地址0x29编程为0x60、然后10次读取 SYSREF_POS 寄存器(0x2C-0x2E)并发送结果。  

    在该程序 地址0x29至0x70之后、10次读取 SYSREF_POS 寄存器(0x2C-0x2E)并发送结果。  

    此致、

    Neeraj