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[参考译文] ADS7044:ADC 数据输出问题

Guru**** 1088540 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1124724/ads7044-adc-data-output-issues

器件型号:ADS7044

各位专家:

代表我的客户体验在这个问题上发帖、寻求您的帮助:

设置:

我有两个模数转换器(两个 ADS7044IDCUR)设置、用于采集静态直流信号并与微控制器通信。  我正在尝试同时从两个 ADC 检索数据。  为此、我在微控制器上有一条 SPI 总线配置为主模式、另一条 SPI 总线配置为从模式。  然后、我将主器件的从器件选择和时钟连接到从器件的从器件选择和时钟。  通过这种方式、主器件可以将来自一个 ADC 的数据同时计时到自己的 RX FIFO 中、并将来自另一个 ADC 的数据同时计时到从器件的 RX FIFO 中。

问题:

受控器件的 ADC 按预期计时输出准确的数据/值。  但是、我遇到的问题是主器件的 ADC 没有计时输出适当的数据。  因此,我主要指的是两个问题。  首先、主器件的 ADC 会计时非常随机且不一致的数据(没有明显的值模式或普遍接近值)。  一些值甚至将位12和13设置为1、根据数据表、这是不可能的。  其次、主器件 ADC SDO 引脚上的数字信号发生故障、有时会被捕获在介于高电平和低电平之间的中间电压电平中。  我已附上一张示波器的图片来说明这一点。  在图像中、黄色信号是时钟信号、蓝色信号是来自其 ADC 的主器件 SDO 信号、绿色信号是来自其 ADC 的从器件 SDO 信号。  从图中可以看到、主器件的 SDO 高电平信号被削波至低于真正的3.3V 高电平信号、而从器件的 SDO 高电平信号达到真正的3.3V 高电平信号。

您是否知道主 ADC 为什么会以这种方式工作?
我已经验证了所有主 ADC 引脚都没有短接在一起、并且主 ADC 和从 ADC 的电源电压轨都符合预期。  我的时钟频率为~1MHz。

谢谢你。

此致、
阿尔基·A.

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    您好、Archie、

    您是否有可供分享的原理图? 如果可能、我想看看。 此外、听起来好像1个 ADC 充当外设、另一个 ADC 充当控制器、这是正确的吗? 如果是这样、我不认为该 ADC 能够用作控制器、这就是导致此行为的原因。  

    此致、

    Aaron Estrada

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    Aaron、您好!

    感谢您的支持。

    两个 ADC 都充当 SPI 外设/从器件。 只有主器件在微控制器上是单个 SPI 总线。

    该原理图非常复杂、因为它包含多个页面、其他页面的端口以及不明显的可选开关、因此 CX 可以有效地绘制并附加图片、并且在原理图中包含了 ADC 及其周围组件的屏幕截图。

    谢谢你。

    此致、
    阿尔基·A.

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    您好、Archie、

    感谢您提供一些澄清。 因此、为了仔细检查、白板绘图中的 ADC 1是否异常? 再看一下示波器捕获、蓝线迹肯定会出现一些争用、这可能是引脚被上拉到 中间电平的原因。 这是我最初查看过的内容、但我想指出、这可能是由 DUT 试图将线路拉低而 MCU 端试图将线路拉高引起的。  

    能否 验证 MCU 主侧的 I/O 状态? 确保 SCK 和 CS 均设置为输出、MISO 设置为输入。 由于 SCK 和 CS 连接在两个外设之间、因此请检查从器件侧的状态、以确保不是争用源。  

    此外、客户可能能够提起 ADC 的引脚(如果您使用的是 VSSOP 封装)、或者 如果您可以卸下一个串联电阻器或组件、则可以单独检查 SDO/MISO 线路。  

    此致、
    Aaron Estrada

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    Aaron、您好!

    CX 找到并解决了问题。

    他们忘记了板上第三个 ADC 与主器件共享数据和时钟线。 忘记将该 ADC 上的芯片选择引脚设置为高电平来禁用它、因此它尝试根据第一个 ADC 驱动数据线。 他们现在将该片选引脚设置为高电平以禁用第三个 ADC、而来自第一个 ADC 的数据现在符合预期。

    感谢你的帮助。

    此致、
    阿尔基·A.

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    您好、Archie、

    很高兴客户找到了总线争用的原因!


    此致、
    Aaron Estrada