如果该器件配置为 SPI TDM 输出格式、 CH1-4 读取在 DRDY hi>lo 转换时开始、但 在下一个 DRDY hi>lo 转换之前未完成(由于相对较慢的 fSCLK)、ADC 输出数据流是否复位、以便在第二次 DRDY 转换发生后开始传输新的 CH1-4结果?
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如果该器件配置为 SPI TDM 输出格式、 CH1-4 读取在 DRDY hi>lo 转换时开始、但 在下一个 DRDY hi>lo 转换之前未完成(由于相对较慢的 fSCLK)、ADC 输出数据流是否复位、以便在第二次 DRDY 转换发生后开始传输新的 CH1-4结果?
您好、Dave、
首先、欢迎访问 TI E2E 社区。
如果在下一个 DRDY 之前未读取数据、则该数据实际上会损坏。 内部输出数据寄存器将会更新、因此您将丢失之前尚未从 ADC 计时的任何数据。 例如、如果您在下一个 DRDY (通道1至3)之前仅为72位计时、则会丢失通道4的数据。 理论上、如果连续为数据计时、则可以正确检索接下来的3个转换结果通道、但位数可能会发生移位、具体取决于 SCLK 与 DRDY 信号的相对相位、因此此时数据可能会损坏。
我们建议以1、1/2、1/4等的 f-SCLK/f-CLK 比率运行 SCLK 如果 SCLK 的运行等于 CLK 或1/2*CLK、那么无论 ADC 模式如何、您将始终有足够的时间为所有4个通道计时输出器件。
如果我理解您的问题、是的、数据流将使用新的转换结果进行重置。
此致、
Keith Nicholas
精密 ADC 应用