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[参考译文] ADS4149:输入时钟与输出的关系

Guru**** 612015 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1136773/ads4149-input-clock-relationship-to-output

器件型号:ADS4149

您好!

我们使用的硬件在 ADS4149IRGZT 和 FPGA 之间实现了208MHz LVDS DDR 数据接口。 我们有一个电路板版本、该版本仅通过在输入数据时钟上将相位偏斜80ps 进行修改。 现在、我们必须调整 FPGA 和 ADC 寄存器设置中的时序限制、以便将 DDR 数据时钟正确输入 FPGA。 在任何已知情况下、调整输入时钟上的延迟也会改变输出时钟的特性吗? 相对于  输出数据的输出数据时钟移位、而不是整体系统延迟。

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    您好、Nelson、

    您是否在问 ADC 延迟是否是输入时钟相位的一个因素? 如果是,答案是否定的 无论输入时钟的相位如何、延迟都是固定的。 如果这不是您要问的问题、您能重新表述一下这个问题吗?

    谢谢、Chase

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    当然、基本而言、我们在旧设计中 ADC 的输入时钟上有一个延迟、让我们将其称为 X。 在新设计中、输入时钟线路上有一个 X-80ps 的延迟。 这是否会影响输出数据或输出数据时钟计时关系? 我想不是、但由于我们看到的问题、我们感到奇怪... FPGA 接口与输出数据时钟完全同步、与输入数据时钟没有关系。

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    您好、Nelson、

    从 ADC 的角度来看、输入时钟的相位(在单个器件系统中)被视为任意且无关、因此这不会产生您所描述的任何影响。

    80ps 延迟输入时钟的占空比是多少? 这是否与原始无延迟时钟输入的占空比相匹配? 您是否也可以测量输出数据时钟的占空比并比较两个不同的输入时钟? 此外、如果您消除延迟、系统是否仍然像以前一样工作? 最后一个请求、是否可以提供系统的方框图?

    此致、Chase

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    你好、Chase、

    好的、感谢您确认这一点。 输入时钟的占空比为50%、输入时钟来自同一位置、因此它们在旧设计和新设计之间匹配是的。 尝试使两个上的延迟相同的好主意、理论上我们可以通过 FPGA 实现这一点、而无需修改硬件。 另一个复杂的问题是我们正在使用的一些硬件已经被封装、很难探测。

    我不相信我目前可以提供方框图...

    相关方面、从2016年到2022年、该产品的器件设计是否发生了任何变化?

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    我几乎肯定自2009年 RTM 日以来器件没有变化、但我将询问其他人并与您确认。

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    您好、Nelson、

    我联系了我们的设计团队、就是否发生了任何芯片更改发表意见。 通常、如果确实发生了更改、所有客户都将收到一条声明已发生更改的通知、再说一次、我对这一时间范围内的器件修改有疑问。 这是您在单个设置上看到的问题、还是跨多个器件/设置看到的问题? 您是否能够 重新验证原始的0延迟时钟输入设置?

    谢谢、Chase

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    你好 Chase、

    感谢你的帮助。 我目前无法访问硬件进行进一步测试、但当我有机会尝试其他器件/使用修改后的输入时钟延迟时、我将更新此线程。

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    好的、每当我从设计中收到消息时、我也会更新。

    此致、Chase