[参考译文] ADS8578S：8578S：第一个数据引脚仅在一个 SCLK 周期内为高电平、但数据表指出、Frst 数据引脚在14个 SCLK 周期内为高电平

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1029602/ads8578s-8578s-first-data-pin-is-high-for-only-one-sclk-cycle-but-data-sheet-speaks-that-the-frst-data-pin-is-high-for-14-sclk-cycles

我们使用8578s IC 完成了新设计。 我们已将 IC 设计为串行运行模式、使 PAR/SEL=1、DB15=0。我们将 CONVSTA 和 CONVSTAB 连接在一起、并且通过 FPGA、我们将在10微秒内实现高电平和低电平、而无需过采样。

SCLK：我们从 FPGA 20MHz 发送它。

CS：在整个数据采集时间内为低电平、在数据采集完成后为高电平。

BUSY 只有在连接 constaA 和 constb 时才会变为高电平。。。对于串行运行模式、这是正确的吗？？？？(如果我们不连接 consta 和 constb、BUSY 引脚始终为低电平)

此外、FRASTDATA 引脚仅在一个 SCLK 周期内变为高电平、但数据表提到了14个 SCLK 周期。

请帮助我们在这种情况下继续数据采集。