大家好、
我在定制硬件中使用 DAC38J82。 我在获取 DAC 输出方面遇到问题。 这是我的配置。
DAC 输入时钟为2457.6MHz。 未使用 DAC PLL。 无 SYSREF 输入。
我尝试在421 (LMF)模式下使用 DAC。 我将在 FPGA 中生成采样率为153.6MHz 的复杂样本、相应的通道速率为1536Gbps (153.6MHz*16*2*1.25/4)。
我正在使用16倍插值(153.6MHz*16 = 2457.6MHz)、因此 DAC 更新速率将为2457.6MHz。 启用 NCO 和混频器、并将300MHz 作为 NCO 频率。
使用通道0 - 3。 pathA 输出应以 daca 形式镀层、pathB 输出应在 DACD 中播放。 因此、DACB 和 DACC 保持睡眠状态。
这是我的测试序列。
1.为 DAC 和 FPGA 生成所需的时钟。 对于 DAC 时钟、将生成 LVPECL 标准时钟。
2.初始化 FPGA JESD 内核并生成 K28.5 (BC 字符)。
3. DAC 硬件复位从0切换为1。
4、DAC 休眠引脚保持为0。
5、按如下方式在3引脚 SPI 中配置 DAC。
6.根据 SYNCB 差分输入的状态在 FPGA 中传输 CGS 和 ILA 相位数据。
7.已使用硬件 TXENABLE 输入启用 DAC 输出。
8.监视了寄存器0x64、0x65、0x66和0x67中的通道错误状态。 全部为0x1 (FIFO 空标志)。
9.监控了所有四个通道的错误计数、其值为0x0。
10.在0x6C 中监控了系列阻塞0 PLL 退出锁定状态。 它是0x7。 SerDes block0 PLL 处于锁定状态。
300MHz 时 DAC 无输出。 在 FPGA 复数输入中、I 保持为0x7FFF (正满量程、以二进制补码表示)、Q 为0x0000 (e^(J0))。 因此、我应该在 NCO 频率下获得一个 CW。
请仔细查看 DAC 配置序列、并尽早提供有价值的反馈。
DAC 配置序列如下。
X”020001“，
X”000818”，
X 010003”，
X”022052“，
X”03A300“，
X”040000“，
X”05FF03“，
X”06FF00”，
X”070000“，
X”080000“，
X”090000“，
X”0A0000“，
X”0B0000“，
X”0C0400“，
X”0D0400“，
X”0E0400“，
X”0F0400“，
X”100000“，
X”110000“，
X”120000“，
X”130000“，
X”140000“，
X”150000“，
X”161F40“，
X”170000“，
X”180000“，
X”190000“，
X”1A0026“，
X”1B0000“，
X”1E1111“，
X”1F8880“，
X”200000“，
X”221B39“，
X”2301FF“，
X”240000“，
X”25A000“，
X”260000“，
X”2D0000“，
X”2EFFFF“，
X”2F0004“，
X”300000“，
X”311000“，
X”320000“，
X”330000“，
X”340000“，
X”3B1800“，
X”3C0028”，
X”3D0088“，
X”3E0168“，
X”3F0000“，
X”460044“，
X”47190A“，
X”4831C3“，
X”490000“，
X”4A0F3E“，
X”4B1300“，
X”4C1303“，
X”4D0100“，
X”4E0F4F“，
X”4F1CC1“，
X”50000“，
X”5100FF“，
X”5200FF“，
X”530000“，
X”5400FF“，
X”5500FF“，
X”560000“，
X”5700FF“，
X”5800FF“，
X”590000“，
X”5A00FF“，
X”5B00FF“，
X”5C1100“，
X”5E0000“，
X”5F0123“，
X”604567“，
X”610011“，
X”640000“，
X”650000“，
X”660000“，
X”670000“，
X”680000“，
X”690000“，
X”6A0000“，
X”6B0000“，
X”6C0000“，
X”6D0000“，
X”6E0000“，
X”6F0000“，
X”700000“，
X”710000“，
X”720000“，
X”730000“，
X”740000“，
X”750000“，
X”760000“，
X”770000“，
X”780000“，
X”790000“，
X”7A0000“，
X”7B0000“，
X”7C0000“，
X”7D0000“，
X”4A0F21“；
谢谢
Loganathan N
