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[参考译文] ADS1282-HT:Fdata 的含义

Guru**** 1074580 points
Other Parts Discussed in Thread: ADS1282-HT, ADS1282
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1003693/ads1282-ht-fdata-meaning

器件型号:ADS1282-HT
主题中讨论的其他器件: ADS1282

图43或第7.7、7.9、7.10节表20中的表中的 Fdata  是指输入信号的频率还是采样率。  如果输入信号频率,如果输入信号不是一个音调(正弦波),而是更复杂的信号,该怎么办?  需要知道以7.7计算 TDR。

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    您好 

    "Fdata"是指输出数据速率。

    请记住、ADS1282-HT 是一款过采样 ADC、因此输入采样率输出数据速率与过采样率(OSR)相关、过采样率由 FILTER[2:0]和 DR[2:0]寄存器字段确定。 如果您为4.096MHz 器件提供标称 Fclk 并使用 FIR 滤波器、则 Fdata 将对应于表6中显示的 FIR 数据速率。 有关 Sinc 滤波器数据速率、请参阅表5。 如果 Fclk 不等于4.096MHz、则 Fdata 将按系数(Fclk / 4.096MHz)进行缩放。

    图42和图43的目的是展示连续转换时阶跃输入的群延迟(因此忽略第一个转换结果的延迟)。

    但是、"TDR"是指开始新转换时的数字滤波器稳定时间(例如、在发出 SYNC 命令后或在更改多路复用器输入时)。 每当您开始新的转换时、数字滤波器抽头将重置、并且第一个转换结果将延迟、直到滤波器稳定。 FIR 滤波器的稳定时间约为63个转换周期(或63/Fdata)。 /DRDY 信号在数字滤波器稳定之前不会变为低电平。 但是、在第一个/DRDY 下降沿之后、您将开始看到/DRDY 下降沿以预期的输出数据速率出现。 如果在第一个转换结果之后出现阶跃输入变化、则滤波器输出波形将采用图42的形状。

    此致、
    Chris

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    在校准命令一节中、它讨论了"以后64个数据周期"和"在16个数据周期之后"。 这些数据周期是否指的是输出采样率? 那么、如果它是4000SPS、那么数据周期是1/4000秒? 谢谢。  

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    您好 

    正确、"数据周期"指的是输出数据速率。

    最初的64个数据周期是数字滤波器(SINC + FIR)稳定所需的时间。 然后、以下16个数据周期是 ADC 计算校准系数所平均的16个样本。

    此致、
    Chris

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    在图61中、如果此序列被其他命令中断、会发生什么情况? 例如、如果在开始同步或 RDATAC 后 收到不同的 cmd、则该序列是否必须重新开始? 如果 ddrdyn 变高、会发生什么情况? 此外、它还显示了同步后开始的64个数据周期。 如果在接收到 rdataac 之前经过64个数据周期、会发生什么情况? ddrdyn 是否会等待低电平直至收到 rdatac? 谢谢。  

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    您好 

    要回答您的问题...

    [引用 userid="487598" URL"~/support/data-converters-group/data-converters/f/data-converters-forum/1003693/ads1282-ht-fdata-meaning/3730394 #3730394)]在图61中,如果此序列被其他命令中断,会发生什么情况? 例如、如果在开始同步或 RDATAC 后 收到不同的 cmd、则该序列是否必须重新开始?

    我想它将取决于特定命令... 我不认为读取转换数据或读取寄存器将要求您重新启动此命令序列(不过、寄存器读取要求器件处于 SDATAC 模式)。 但是、写入器件寄存器或发出 SYNC 或 RESET 命令会导致数字滤波器复位、因此在 CALIBRATION 命令之前发送这些命令将要求您重新启动整个序列。

    在校准期间(16个数据周期)、我想说您在此期间不应发送任何 SPI 命令。 通常、您 希望数字接口在此期间保持"安静"、以避免任何数字噪声影响校准。 如果您的 PCB 布局良好 、则这可能不是问题(请参阅 [常见问题解答]《高分辨率 ADC 的 PCB 布局指南和接地建议》)。
     

    [引用 userid="487598" URL"~/support/data-converters-group/data-converters/f/data-converters-forum/1003693/ads1282-ht-fdata-meaning/3730394 #3730394"]如果 drdyn 变高,会发生什么情况?

    除非您在64个数据周期之后时钟输出数据、否则/DRDY 可能会保持低电平。 假设您读取了数据、然后发出 SDATAC、OFSCAL 和 RDATAC commands...in 此情况下/DRDY 将保持高电平、但器件仍将开始转换。

    但是、我 不确定是/DRDY 在16个转换周期完成前保持高电平、还是在每次转换后脉冲高电平(需要对16个/DRDY 下降沿进行计数)。 我将测试此行为并返回给您。
     

    [引用 userid="487598" URL"~/support/data-converters-group/data-converters/f/data-converters-forum/1003693/ads1282-ht-fdata-meaning/3730394 #3730394">此外,它还显示了同步后开始的64个数据周期。 如果在接收到 rdataac 之前经过64个数据周期、会发生什么情况? ddrdyn 是否会等待低电平直至收到 rdatac?

    如果我可以正确调用、我认为 RDATAC 命令只是用来启用/DRDY 引脚。 如果您未发送 RDATAC 字节、则/DRDY 可能保持高电平(但器件仍将执行数据转换)。 如果在64个数据周期后发送 RDATAC 命令、则/DRDY 应在下一次对话完成后变为低电平。 根据输出数据速率的不同、64个转换周期可能大约为64ms (@1kSPS)、这应允许 SPI 控制器在该时间过去之前有足够的时间发出 RDATAC 命令。

    虽然我们讨论的是 RDATAC/SDATAC、但我不确定校准序列中是否严格需要 SDATAC 命令... 图61似乎意味着器件需要处于 SDATAC 模式才能发送 SYNC 或校准命令。 但是、我认为只有当您希望 DOUT 引脚时钟输出转换数据以外的数据时(即读取寄存器值时)才需要 SDATAC 模式。 我将在没有 SDATAC 命令的情况下尝试运行该序列、并告知您是否需要该序列。
     

    此致、
    Chris

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    您好

    我已测试校准命令序列、并注意到您无需提供 SDATAC 命令即可运行校准。 修改后的序列 为 RDATAC (如果您尚未处于此模式)、SYNC、等待/DRDY 变为低电平(~64个数据周期)、OFSCAL、并 等待/DRDY 变为低电平(~16个数据周期)。

    在器件执行平均值计算 的16个数据周期内、/DRDY 信号将保持高电平、直到16个数据周期完成。 因此、您可以使用/DRDY 下降沿作为指示 何时发送 OFSCAL 命令以及校准何时完成的指示器。

    此致、
    Chris

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    如果处于脉冲同步模式、并且给出了 SYNC 命令、图46显示 ddrdyn 在 TDR 模式下保持高电平、在 fir 模式下为63个数据周期+ 466 clk 周期。 在 SINC 滤波器模式下、它是其他东西。 它如何知道 SYNC 命令不是我刚才所述的命令、或者 Cal 命令序列的开始? 尽管在 FIR 滤波器模式下、63个数据周期+ 466个 clk 周期接近64个数据周期。 但在 SINC 滤波器模式下、它不是关闭的。  

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    您好

    如果您看一下图36、校准寄存器仅应用于 FIR 滤波器数据。 如果使用 SINC 滤波器、则会绕过校准块、校准寄存器对输出结果没有影响。 描述校准命令的部分假设您使用的是 FIR 滤波器、并且此滤波器需要~64个数据周期才能稳定。  

    请注意:在 SINC 滤波器模式下、数字滤波器稳定时间接近~5个数据周期、但 噪声带宽更大、滚降更慢、并且阻带衰减不如之前好。 该器 件上的 Sinc 滤波器可提供更低的延迟结果、但此处的设计意图是 Sinc 滤波器数据将在 FPGA 中进行额外的后处理(例如)。

    "64个数据周期"实际上只是 63个数据周期+ 466个时钟周期的更精确 TDR 时间的近似值...
    如果您需要在程序中插入延迟以使数字滤波器稳定、那么我建议在 ADC 时钟和 MCU 时钟不是从同一个源派生的情况下等待两个值中的较长的时间(64个数据周期)。 否则、使用/DRDY 下降沿作为数字滤波器何时稳定(以及16个平均值何时完成)的指示器。 就个人而言、我通常更喜欢使用/DRDY 中断而不是计时器来了解这些过程何时完成。

     

    此致、
    Chris  

     

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    在执行 CAL 命令后、ddrdyn 会在16个数据周期内变为高电平、然后 ddrdyn 的下降沿表示校准完成。 那么、什么会导致 drdyn 恢复为高电平以进行正常的连续读取操作?

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    您好

    只要 ADS1282未被保持在复位或断电状态、ADC 就将持续执行转换...

    校准完成后、器件会继续转换、您应该会在一个数据周期后看到/DRDY 再次变为低电平(只要您处于 RDATAC 模式-在 SDATAC 模式下、器件会进行转换、但在发出 RDATA 命令之前不会提供/DRDY 信号)。

    /DRDY 将在第一个 SCLK 后(在计时输出数据时)返回高电平,或在 下一次转换完成前(如果未执行数据检索)返回高电平4*fCLK。 见图52和53。

    此致、
    Chris