Other Parts Discussed in Thread: DAC3482
您好！
我的客户正面临输出延迟约20us 的奇怪行为。
观察到的延迟是启动的1/10 ~ 1/100倍。 其 FIFO 同步配置如下所示。
配置31
Syncsel_Mixer：0100：SYNC
Syncsel_NCO：0100；同步
Syncsel_dataFormat器：00；帧
SIF_SYNC：0
CONFIG32
Syncsel_fifioin：0001；SYNC
Sysncsel_fifoout：0001；SYNC
Clkdiv_SYNC_SEL：0；OSTR
您能否查看这些配置并向他们的调查提供建议？
波形
如果您需要其他信息、请告诉我。
此致、
猪排
您好 Katsu、
您必须了解其系统中的数据通信和 dacclk 速率。 22ns 必须是以50MHz 运行时钟的比率之一。
请查看我发送的文档。 它讨论了 FIFO 打滑的原因以及 FIFO 的精确时钟速率。 由于它们使用双同步模式、因此调整 FIFO 以优化延迟非常重要。
蓝色曲线和红色曲线之间的时间延迟差异是两个不同的 DAC3482还是1x DAC3482的两个不同通道之间的延迟？ FIFO 打滑将说明2x DAC3482的情况。 如果它在 DAC3482的两个通道之间、那么需要调整的是相对于 DATACLK 的数据的建立/保持时间。
您好 Katsu、
您必须了解其系统中的数据通信和 dacclk 速率。 22ns 必须是以50MHz 运行时钟的比率之一。
请查看我发送的文档。 它讨论了 FIFO 打滑的原因以及 FIFO 的精确时钟速率。 由于它们使用双同步模式、因此调整 FIFO 以优化延迟非常重要。
蓝色曲线和红色曲线之间的时间延迟差异是两个不同的 DAC3482还是1x DAC3482的两个不同通道之间的延迟？ FIFO 打滑将说明2x DAC3482的情况。 如果它在 DAC3482的两个通道之间、那么需要调整的是相对于 DATACLK 的数据的建立/保持时间。
Katsu-San、您好！
样本上的 FIFO 差异与 FIFO_OUT_CLK 相关。 在字宽模式下、它将是 DACCLK/2/内插或 DATACLK/2。 对于100MHz DATACLK、它将为100MHz/2 = 50MHz
请查看突出显示区域的图解。
由于您使用双同步源模式、因此需要调整 FIFO 偏移以确保优化的确定性延迟。
请告知、在比较两个 DAC 时、延迟变化是多少？ 如果是一个 DAC、则不应担心确定性延迟。 如果是两个 DAC、则需要调整 FIFO 偏移以确保确定性延迟。 上述应用手册的第2.5节对此进行了讨论。
