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[参考译文] DAC60004:数据转换器论坛

Guru**** 682950 points
Other Parts Discussed in Thread: DAC60004
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/936963/dac60004-data-converters-forum

器件型号:DAC60004

尊敬的技术支持团队:

我想从 AD5024替换为 DAC60004。

我一直遇到 AD5024命令挂起问题。
AD5024无法通过系统上的 SPI 访问命令。AD5024的输出电平保持数据的最后一条命令、当 FPGA 发送命令时、ADDit 不会更改输出电平。

唯一的改进是关闭电源

我目前不知道路由原因。 但是、如果我从 AD5024替换为 DAC60004、我希望能够解决这个问题。
如果您有关于 SPI 接口抗噪的任何信息、可以分享吗?

或者,例如,当在 SCLK/SDIN / SYNC 中应用数据表上的未定义输入(如更多脉冲、更多时钟等)时,
它可以正常工作而不悬挂吗? 如果 SPI 挂起并且 DAC60004不接受命令、那么我希望 SPI 与 POR 引脚或 CLR 引脚再次工作。

我真的希望从 AD5024替换为 DAC60004、以避免出现命令挂起问题。

我认为您不能提及“没有问题”,除非我找到当前问题的路由原因。
但是、如果您有任何信息、请给我一些建议。

此致、

TTD

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    您好!

    我对 AD5024没有任何意见。

    对于 DAC60004、我可以解释一下。

    SCLK: 我们需要最少32个 SCLK 才能进行数据更新,如果它超过指定的时钟,设备将获取最后32个时钟脉冲和相应的 SDI 数据  

    SYNC: 对于独立运行,SYNC 线路在 SCLK 的至少32个下降边沿保持低电平,寻址 DAC 寄存器在第32个 SCLK 下降边沿上更新。 但是、如果 SYNC 在第32个 SCLK 下降沿之前变为高电平、它将作为写入序列的中断;移位寄存器复位、写入序列被丢弃。 既不会发生数据缓冲器内容、DAC 寄存器内容的更新、也不会发生工作模式的变化。

    SDIN: 数据应与我之前提到的 SCLK 同步,如果少于32个 SCLK,数据将被丢弃。

    希望这澄清了您的疑问。

    此致、

    AK

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    您好、AK、

    感谢你的答复。

    当 SCLK 变为双时钟且地址/数据变为无效时、下一次正常通信的情况如何?

    CLK 至少为32个 CLK、但当应用33CLK 时、如果达到前32个 CLK、双时钟生成将导致写入不正确的数据。

    此致、

    TTD

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    您好 TTD、

    如果您要启动下一个 SPI 帧、同步从高到低转换、数据将有效。 否则、数据将无效。

    此致、

    AK