[参考译文] ADC12DJ3200：LMK04828和 LMX2582的不同稳压器、并查看时钟方案

你(们)好，Lalit
对于 Q2：
您的时钟架构似乎涉及通过 LMK04828 PLL1传递100MHz 基准以消除抖动、并使用 OSCOUT (也是100MHz？) 作为 LMX2582的参考时钟。 是这样吗？ 在这种情况下、我还建议使用 LMX2582 RFoutB 作为 LMK04828反馈 CLKIN 的输入时钟、因此它将用于生成 SYSREF 时钟和 FPGA 时钟(未显示在您的图中)。 这是 ADC12DJ3200EVM 中使用的配置、可基于100MHz 参考 VCXO (Y1)为 ADC 时钟频率提供良好的灵活性。
对于 Q1：
为了从 LMK04828和 LMX2582 PLL 获得最佳抖动性能、我将为每个时钟器件使用单独的线性稳压器。
如果您选择使用单个稳压器、则务必使用良好的串联滤波器组件和去耦电容器阵列来隔离噪声更大的器件、使其免受 LMK04828 LMX2582和 PLL1的影响。 与 ADC12DJ3200EVM 中使用的 TPS7A4700器件相比、您还需要具有更高输出电流能力的稳压器。
此致、
Jim B

你(们)好，Lalit

该架构需要使用 LMK04828的 PLL2来创建内部射频时钟、该时钟经过分频后可生成 DCLKoutx 和 SDCLKoutx 输出。 PLL2 VCO 只能在以下频率范围内创建时钟、

VCO0 2370MHz 至2630MHz

VCO1 2920MHz 至3080MHz

这些频率可能会限制可生成的可用 FPGA DCLK 和系统 SYSREF 时钟频率、因此会限制可使用的 ADC 时钟频率。 使用 PLL2生成用于分配的射频时钟也可能导致进入 ADC 的 CLK 和 SYSREF 信号之间的偏差变化较大。 这种变化可能是由系统/IC 温度或电源电压变化引起的。

我所描述的架构提供了更大的系统时钟频率灵活性和更低的偏斜变化。 此图显示了 ADC12DJ3200EVM 的基本架构和选项：

e2e.ti.com/.../ADC12DJxx00EVM-Clocking-A.pdf

此致、

Jim B

你(们)好，Lalit
LMK04828-EP 和 LMK04832器件可接受高达3200MHz 的输入时钟。
LMK04828-EP 与 LMK04828引脚和功能/寄存器兼容。 LMK04832与之类似、但引脚分配和功能/寄存器存在一些差异。
此致、
Jim B

你(们)好，Lalit
LMK04828-EP 具有更宽的允许环境工作温度范围。 我认为还有许多其他规格也发生了变化。 最好针对该主题提出一个新的 E2E 问题、以确保负责这些器件的时钟和计时专家提供答案。
LMK04828-EP 可在具有3200MHz 输入和较低频率输出的分配模式下正常工作。 在此应用中、LMK04828的输出是 FPGA 时钟以及 ADC 和 FPGA 的 SYSREF。 所有这些时钟对抖动的要求都不如 LMX2582和 HMC987缓冲器中的 ADC 时钟严格。
此致、
Jim B