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[参考译文] ADS1675:ADS1675 DRDY 峰值

Guru**** 605955 points
Other Parts Discussed in Thread: ADS1675
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/848677/ads1675-ads1675-drdy-spike

器件型号:ADS1675

您好、Keith、

我观察到 ADS1675的未记录行为。 应用启动后、DRDY 在 CLK 的第二个下降沿附近有时会出现尖峰。 尖峰的持续时间约为 Tclk 的1/3。 实际 DRDY 的长度为 Tclk。 我的设置:DRATE = 101、高速 LVDS。 CLK 信号由 PLL 持续驱动。 这些尖峰或脉冲与 Sascha Langener 在2014年报告的“偶尔会有来自 ADS1675的额外 DRDY 脉冲”相同。

此致。

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    您好!

    正如您指出的、其他客户似乎也看到了类似的行为。  您能否提供一些更多详细信息来帮助跟踪您看到这种干扰的原因?

    1. 您使用的 CLK 频率是多少?

     2. CLK 信号的幅度是多少?  (它应该是5Vpp、以模拟电源为基准。)

     3.启动信号是上电后的第一次启动、低速/高速模式变化还是 CLK 频率变化?

    如果 CLK 的频率变化足够使 PLL 失去锁定、它将需要额外的时间来重新锁定、然后对 DRDY 线路进行脉冲。   

    此致、
    Keith Nicholas
    精密 ADC 应用

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    您好、Keith、

    1) 1) CLK 的频率为32MHz。

    2) 2)图片中的通道刻度为绿色=5V、粉红色=2V、紫色=2V、时基为20ns。

    3) 3) START 信号不是上电后的第一次启动。 CLK 频率或模式未发生任何变化。

    我从 CLK 信号中移除了探头以不使其降级、并再次检查。 脉冲仍然发生、可能是每十次启动一次。

    此致。

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    您好!

    我需要对这一问题进行一些额外的研究。  目前、如果可能、我建议忽略其他客户建议的 START 边缘附近的任何/DRDY 活动。

    我将在下周初跟进。

    谢谢你。

    此致、
    Keith

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    您好!

    在上升沿之前、低电平开始多长时间?

    DRDY 上"毛刺脉冲"的一个可能原因可能是在发出前一个转换 DRDY 之前的几个时钟发生起始上升沿。  在复位过程开始之前、START 的上升沿会有一些延迟。

    我检查了 ADS1675REF 评估板上 START 和 DRDY 的运行情况、START 引脚在变为高电平之前保持低电平几个月。  我查看了 START 引脚转换的几个实例、没有在 DRDY 引脚上看到任何毛刺脉冲。

    此致、
    Keith

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    您好、Keith、

    START 在上升沿之前的几毫秒内处于低电平。 在随附的图片中、开始时间低于900微秒以上。

    我不听从你的论点。 我想脉冲要么是由 LVDS 驱动器电路加电等模拟因素引起的、要么是由 SCLK 同步或竞态条件等数字因素引起的。

    脉冲的大部分时间是一个宽度为 SCLK 的周期(见图)。

    此致。