[参考译文] ADS4129：采样输出不正确

Vetrivel、

您正在显示地址 x2503和 x2500。 您使用的是什么数据值、03或00？ 03用于测试图形模式。

尝试设置0x4200以启用低延迟模式。

您是否尝试发送斜坡测试模式？ 这是 x250C 和 x4208。 要使用测试模式、必须禁用低延迟模式。

此致、

Jim

您好、Jim、  

感谢您的回复。  

我们将配置切换模式(2503)、然后再配置64k 次我们将检查测试模式。 如果它正确、则只有我们配置为正常模式。(2500)。 测试图案正确。 斜坡波形(250C)也正确。  

Vetrivel、

如果测试模式正常、我将使用差分示波器探针检查 ADC 的模拟输入。 您的模拟前端可能存在问题

如果您愿意、发送您的原理图、我们可以帮您查看。

此致、

Jim

您好、Jim、

我们面临与 ads4128相同的问题。 我已附上 ads4128原理图、测试设置、输入波形。 信号发生器输入信号具有更多抖动。 我们提供的信号功率为0dBm。

寄存器设置为  x"41C0"、x"3D80"、x"4208"、x"DF30"、x"0303"、x"4A01"、 x"2503"、x"2500"。 采样时钟为24MHz。  

您好、Vetrivel、

请告诉我们您使用的信号发生器型号是什么？

谢谢、

Rob

Rohde & Schwarz SMB 100A

为了清楚地理解、我已随附 ADS4128 schematic.e2e.ti.com/.../4861.ADC_5F00_schematic.pdf

您好、Vetrivel、

下面是我关闭的另一个 E2E 帖子中的其他信息。

我有以下问题要问您：

您使用的是 CMOS 输出模式还是 LVDS 输出模式？

当您在 FPGA 中捕获数据时、您是使用偏移二进制还是2s 补码格式捕获数字数据？

请附加 FFT、以便我们可以看到捕获的数据是什么样的。

此外、如果我们能看到更多原理图、可能会有所帮助？ 上面发布的原理图仅显示 ADC。

此致、

Rob

(三 888

您好！

我在定制板中使用的是 ADS4149 ADC。 ADC 采样时钟由 FPGA 驱动。

采样频率(fs)= 24MHz

ADC 输入信号频率(Fin)= 328MHz

ADC 输入信号功率级别=-10dBm。

FPGA 器件型号：MPF200T

我将通过 FPGA 将 OCXO 时钟(24MHz)路由到 ADC、作为 FS。 我可以在 ADC 输出端看到8MHz。

问题1陈述：

现在、我将通过 FPGA 的内部 PLL 而不是 OCXO 生成相同的24MHz 时钟、并以 FS 的形式路由到 ADC。 ADC 输出本身不正确。 预计为8MHz、但仅存在 junks。

我已经用示波器探测了 ADC 时钟信号、可以在 OCXO 时钟和 FPGA 的内部 PLL 时钟之间做出以下改变。

OCXO 时钟的范围为-0.2V 至+1.5v、过冲为0.4v (附件 OCXO_AS_ADC_FS)

内部 PLL 时钟的范围为-0.3V 至+1.7V、过冲为0.5V

从 ADC 数据表中可以看出、LVCMOS 单端配置的时钟信号最大电压为1.8V。 我们使用相同的 LVCMOS 单端配置。

我可以看到内部 PLL 时钟超过1.8V。 请告诉我、问题是由于这个问题而发生的？

问题2：

ADC 时钟在 ADC 输入信号中耦合。 基波为328Mhz。 由于 ADC 时钟耦合、我们看到基频降低了352MHz、376MHz 和400MHz @23dB。

请提供建议以消除此耦合问题。