[参考译文] ADC088S022：串行时序

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Other Parts Discussed in Thread: ADC088S022

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：ADC088S022

您好！

我的客户将 ADC088S022用于其产品。

大约每20分钟发生一次丢失的数据位。

在 SCLK 高电平期间、DOUT 从高电平变为低电平。

您是否知道 DOUT 定时异常的原因？

此致、
Seishin

0 admin over 6 years ago

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您好、Seishin、

您是否有可以与我们分享的实际跟踪？上面的图非常好、但看到从逻辑分析仪或示波器中捕获的数据会有所帮助。

0 admin over 6 years ago

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您好、Tom、

感谢你的答复。

如果可能、我希望将波形作为私人消息发送。

此致、
Seishin

0 admin over 6 years ago

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您好、Seishin、

您是否曾发送过该详细信息？如果您觉得有必要、请随时与我进行电话会议。

0 admin over 6 years ago

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尊敬的 Tom：

很抱歉不能早点回来。

请查找随附的文档。

PERT 编号:ADC088S022
测试条件：SCLK：1.5MHz (1周期=66.6us)

【正常】

SCLK￣￣＼＿＿／￣￣＼＿＿／￣￣
DOUT＿＿＿／￣￣￣￣￣＼＿＿＿＿μ A

tDACC：(SCLK 下降沿之后的 DOUT 访问时间）
・数据表规格典型值为17ns 最大27ns
・观察到的值20ns-10ns=10ns

tDHLD：(SCLK 下降沿之后的 DOUT 保持时间）μ s
・数据表规格典型值4ns
・观测值40ns-10ns＝30ns

【错误】

SCLK￣￣＼＿＿／￣￣＼＿＿／￣￣
DOUT＿＿＿／￣￣￣＼＿＿＿＿＿＿

tDACC：
・观察到的值20ns-10ns＝10ns
tDHLD：
・观测值-320ns-10ns＝-310ns

此致、
Seishin

0 admin over 6 years ago

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您好、Seishin、

感谢您的参与！您能否详细介绍一下有关"在 FPGA 输出端观察到输出..."的注释？根据 DIN、要采样的下一个通道是 CH4、在异常运行期间是否总是如此？此外、您能否获得这些控制线的模拟版本？您发送的图看起来是从 MSO4034的 LA 侧发送的。

数据转换器（参考译文帖）(Read Only)