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[参考译文] ADC12J4000EVM:ADC 和 LMK 配置

Guru**** 1123240 points
Other Parts Discussed in Thread: ADC12J4000EVM, ADC12J4000, ADC12DJ3200, TRF3765, LMX2581, LMK04828
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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/746889/adc12j4000evm-adc-and-lmk-configuration

器件型号:ADC12J4000EVM
主题中讨论的其他器件: TSW14J10EVMADC12J4000ADC12DJ3200TRF3765LMX2581LMK04828

你好。

TI 的任何人能否提供4G_Bypass 配置文件(4G Bypass Config files.zip)的测试条件?

我是说 VC707参考时钟/内核时钟和通道速率。

提前感谢。

-Dmitri

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    您好 Dmitri、

    您是否有机会查看以下文档中的示例?

    第25页显示了如何设置 ADC12J4000EVM (以及 TSW14J10EVM 转接卡)、使 V707处于旁路模式、4GSPS。

    希望这会有所帮助。

    此致、

    Dan

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    Dan、你好。

    非常感谢您的快速回答!

    我已经浏览过文档。 文档中说过这一点

    1)"以下示例显示了使用 JESD204B 模式设置 LMFS = 8885 (8个通道、8个转换器、8个八位位组/帧、5个样本/帧)且 ADC 处于旁路模式且采样率为4G 的设置在 ADC12J4000 GUI 中所需的修改。"

    为什么选择8个转换器? 为什么不是1?

    2) 2)"对于此示例、通道速率为8Gbps "为什么? 我认为方程式应如下:

    通道速率= M * N * 1.25 * FS/L
    //! M =链路上的转换器数量
    //! N =采样中发送的信息位数(包括采样分辨率、控制位和尾位)
    //! FS =器件或采样时钟(GSPS)
    //! L =通道数
    通道速率= 1 * 16 * 1.25 * 4 / 8 = 10gsps

    我弄错了吗? 它是如何计算的?

    3) 3)我要将 EVM 板直接连接到 VC707。
    在我的案例中、我的第一个帖子中的 ADC、lmk 和 TRF 的配置设置是否起作用?

    EVM 提供的时钟是
    REFCLK = 400MHz
    Coreclk = 200MHz

    根据您向我指出的文档。 对吧?

    我将执行我自己的 FPGA 固件。

    4) 4)在哪里可以找到有关如何从 Xilinx JESD204B IP 内核中提取样本的清晰信息? 也许有任何示例?

    提前感谢!

    -Dmitri。
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    ADC12J4000EVM、ADC12J4000

    我想我找到了问题1的答案

    Jim 的回答:我们使用了 M = 8 (8个 ADC)、以便在符合 JESD204B 标准的样品订购规则的同时、可以先订购最早的样品、然后再发送。 通道0具有转换器0的样本、通道1具有转换器1的样本、依此类推。 从用户的角度来看、该转换器实际上是 M=1 (单个 ADC)器件

    第4个问题。 我认为表13是答案、但我认为我无法正确理解。

    Xilinx JESD IP 内核的数据表(pg066-jesd204.pdf)显示:"内核的 AXI 数据输入和输出包含四个字节

    每个时钟周期每个通道具有每个32位块中的最低有效字节位置、其中包含从 ADC 接收到的或传输到 DAC 的第一个字节"

    我有256位输出总线(8个通道、每个32位)。 根据表13 (ADC 数据表)

    每个时钟周期、我将有16个完整样本(S0-S15)和8个非完整样本(S16-S23)。  我是对的吗?


    我仍然无法确定在4gsps 采样旁路模式下、通道速率应该是8gsps 吗? 请大家解释一下吗?

    问题3对我来说也不清楚。

    我将直接将 EVM 板连接到 VC707。  
    在我的案例中、我的第一个帖子中的 ADC、lmk 和 TRF 的配置设置是否起作用?

    EVM 提供的时钟是  
    REFCLK = 400MHz
    Coreclk = 200MHz

    根据您向我指出的文档。 对吧?

    提前预订 Tnaks、

    -Dmitri

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    你好,Dmitri

    通道速率计算更为复杂、因为 DDC 旁路模式的 N 值为12而不是16、并且由于所有通道中帧末尾的4个尾位。

    如果我们在 N=12时使用相同的公式、我们将得到:

    通道速率= M * N * 1.25 * FS / L = 1 * 12 * 1.25 * 4000 / 8 = 7500Mbps。

    由于我们有额外的4位来使每帧八位位组偶数为8、因此我们需要将帧速率增加该因子。

    我们有7500Mbps * 64/60 = 8000Mbps。

    您计算出的 CoreCLK 和 REFCLK 频率对于线速为8000Mbps 的 Xilinx FPGA 而言是正确的。

    此致、

    Jim B

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    Jim、谢谢。

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    你好,Dmitri

    关于您的最后一个问题、我们没有任何 Xilinx FPGA 对应的 ADC12J4000的特定固件示例、但有一个适用于 ADC12DJ3200的示例。 当 ADC12DJ3200在 JMODE 0中运行时、输出格式与 ADC12J4000的格式非常相似。  

    ADC12DJ3200固件示例位于页面的"软件"部分的此处:

    我希望这对您有所帮助。

    此致、

    Jim B

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    Dan、Jim、您好。

    此示例中的配置似乎适用于 ADC12J4000修订版 A0、而我有修订版 E3、它似乎具有 LMX2581而不是 TRF3765。 您能否提供针对4 GSPS 旁路模式的修订版(ADC、LMX、LMK 和其它应在电路板上配置的内容)配置序列?

    提前感谢。

    -Dmitri

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    你好,Dmitri
    采用 LMX2581的修订版 E3板的最大 ADC 时钟频率限制为3.76GHz、因此最大采样率为3.76GSPS。
    来自 EVM 的相应 FPGA 时钟为:
    REFCLK = 376MHz
    Coreclk = 188MHz
    如果这个采样率是可接受的、我将处理一个提供这些时钟输出的配置文件/序列。
    此致、
    Jim B

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    您好、Jim、

    谢谢、采样率是可以接受的。 最好采用3.76GSPS 配置。

    现在、通道速率= M * N * 1.25 * FS / L = 1 * 12 * 1.25 * 3760 / 8 = 7050Mbps。

    修正4个额外位后、通道速率变为7050 * 64/60 = 7520Mbps

    正如您提到的、REFCLK =通道速率/ 20 = 376Mhz、coreclk =通道速率/ 40 = 188Mhz



    修订版电路板是否可以配置为1GSPS?

    最好也具有1GSPS 配置或至少3.76/4。


    还感谢您指出 ADC12DJ3200固件示例。


    提前感谢您。

    Dmitri
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    你好,Dmitri

    我认为随附的 LMK 配置文件应能满足您的需求。

    e2e.ti.com/.../LMK04828_5F00_DB1_5F00_Fs_5F00_3500Msps_5F00_Xilinx.cfg

    将此文件复制到 ADC12J4000 Rev E3 GUI 的配置文件文件夹中、该文件夹应位于以下路径:

    C:\Program Files (x86)\Texas Instruments\ADC12J4000EVM GUI\Configuration Files

    然后将现有文件"LMK04828_DB1_FS_3500Msps.cfg"重命名为"LMK04828_DB1_FS_3500Msps.cfg.BAK"。

    然后复制新文件并将其重新命名为"LMK04828_DB1_FS_3500Msps.cfg"。

    现在、当您将 EVM 配置为3760MHz 的板载时钟(使用 Program Clocks 和 ADC 按钮)时、将加载此新文件、LMK04828将为 Xilinx FPGA 创建所需的时钟频率。 如果您想将 ADC12J4000 EVM 与 TSW 采集平台配合使用、则需要重命名文件以恢复.bak 版本以供使用。

    我希望这对您有所帮助。

    此致、

    Jim B

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    Jim 你(们)好。

    谢谢。 现在、我不了解 EVM 的时钟方案。

    为什么不对 LMX2581进行编程?  

    我没有机会使用 GUI。 我拥有的 EVM 板仅通过路由到 FMC (而非 FTDI)的 SPI 进行控制。  

    非常感谢。

    Dmitri。

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    您好、Jim、

    您是否愿意提供 LMX 配置、以便与您之前回复中的 LMK配置 配合使用。

    LMX 的 RFoutA 和 RFoutB 输出应具有哪些频率?

    提前感谢、

    Dmitri。

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    你好,Dmitri

    如果您选择板载时钟、FS = 3760MSPS 和 旁路模式;DDR 、然后单击 Program Clocks and ADC 按钮、GUI 将自动加载以下3个文件:

    1. LMK04828_DB1_Fs_3500Msps.cfg (这是根据 Xilinx 时钟要求使用新的分频器值更新的值)
    2. LMX2581_Fs_3760Msps.cfg (这在 RFoutA 上输出3760MHz、在 RFoutB 上输出1880MHz)
    3. ADC12J4000_DB1_DDR.cfg

    此致、

    Jim B

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    您好、Jim、

    很抱歉问了这么多问题、但是

    是否确定 RFoutB 端口上的1.88gsps?

    正如我看到的

    LMX 输出时钟 RFoutB 直接进入 ADC。 应为3.76gsps。
    LMX 输出时钟 RFoutA 直接进入 LMK。 根据数据表、最大 Fclkin 为750MHz。

    我弄错了吗?

    我刚才为 LMX 生成了下一个配置 RFoutA = 376MHz (对于 LMK 输入)、RFoutB = 3760MHz (对于 ADC 输入)。

    仍然不起作用。


    顺便说一下、我的文件夹\Program Files (x86)\Texas Instruments\ADC12J4000EVM GUI\Configuration Files\中没有 LMX2581_Fs_3760Msps.cfg


    我没有机会使用 GUI 软件控制 EVM 板。 该器件可通过 Vc707和我自己的 FPGA 固件通过 FMC 进行自定义控制。

    是否有机会在此处附加此文件? 我可以将其与我的版本进行比较。

    此致、
    Dmitri。
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    你好,Dmitri

    当 LMK04828 CLK 输入用作 PLL 的参考时钟时、最大时钟频率为750MHz。

    当用作外部 VCO 模式的 FBCLKIN 或 FIN 时、最大频率为3100 MHz。 在禁用 PLL2的分配模式下使用时、最大输入频率为3200MHz。

    我之前的注释不准确。 发送到 RFoutA 上 LMK04828的时钟为1880MHz。 RFOutB 发送到 ADC 的频率为3760MHz。 可以在376MHz 上使用 RFoutA、但我之前提供的修改后的 LMK04828配置文件将不起作用。 您需要将 FPGA 和 SYSREF 时钟分频器更改为小于1880/376倍或小于5倍。

    对于 Rev A GUI/board、文件 LMX2581_Fs_3760Msps.cfg 不会位于该路径中。 该路径不会有任何 LMX2581文件、而是具有 TRF3765配置文件。

    对于 E3 GUI、LMX2581文件应位于此处:C:\Program Files (x86)\Texas Instruments\ADC12J4000EVM GUI\Configuration Files

    为了方便起见、我在此处提供了文件:

    e2e.ti.com/.../LMX2581_5F00_Fs_5F00_3760Msps.cfg

    我希望这对您有所帮助。

    此致、

    Jim B

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    您好、Jim、

    我已使用您提供的配置对 EVM (lmx、lmk、ADC)进行编程。 LMX 在两个输出端产生1.56GHz、而 LMK 不产生时钟。 我使用 TICS Pro 生成了 LMX 配置、以便在 RfOutB 下产生3.76GHz 的频率、在 RfOutB 下产生1.88GHz 的频率、并使用您的 LMK 配置尝试了 TI 配置、LMX 确实会产生预期的时钟速率、但 LMK 似乎不起作用。 我配置了状态 LED 来指示 DLD PLL1和 PLL2、似乎 PLL 未锁定。 LMK 根本不输出时钟。 我通过 SPI 检查了随机寄存器、读回数据符合预期。

    我尝试使用 LMX 的 RfOutA 376MHz 和 RfOutB 3760MHz 生成 LMX 和 LMK 的配置、LMK 配置应该使输入376MHz 中的 REFCLK = 376MHz 和 CORECLK = 188MHz。 LMX 确实会产生376MHz、而 LMK 不会生成时钟。

    我已将 LMX 和 LMK 配置附加到此消息。 您是否愿意检查此配置有什么问题、为什么它不起作用?

    提前感谢您。

    此致、

    Dmitri.e2e.ti.com/.../config.7z

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    Jim、您好。

    我刚刚找到了在 LMK 输出端没有任何时钟的原因。 EVM 板 经过修改、以便 LMK 的输入时钟来自 SMA (而不是来自 LMX)。

    我不确定我所做的是不是正确的。 我已经将 LMK 编程为时钟分配模式。 LMX 的376MHz 输入在 LMK 中旁路至输出(FPGA REFCLK)、FPGA coreclk 为376除以2。

    未使用 SYSREF。

    也许您有任何建议?

    感谢您的帮助!

    Dmitri。

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    你好,Dmitri
    我认为这应该是可以的。
    我建议在没有 SYSREF 的情况下仔细检查 FPGA 中的 JESD204接收块是否正常。 我知道 ADC 在没有 SYSREF 的情况下可以正常工作(只要禁用 SYSREF 处理)、但我知道所有 FPGA IP 都需要 SYSREF 工作。
    此致、
    Jim B
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    您好、Jim、

    我似乎成功地使 EVM 和 VC707相互作用。

    斜坡测试模式似乎工作正常。 以下是我在斜坡模式下从 JESD 内核获得的结果:

    cbcac9c8_cbcac9c8_cbcac9c8_cbcac9c8_cbcac9c8_cbcac9c8_cbcac9c8_cbcac9c8_cbcac9c8
    cfcecdcc_cfcecdcc_cfcecdcc_cfcecdcc_cfcecdcc_cfcecdcc_cfcecdcc_cfcecdcc_cfcecdcc
    d3d2d1d0_d3d2d1d0_d3d2d1d0_d3d2d1d0_d3d2d1d0_d3d2d1d0_d3d2d1d0_d3d2d1d0_d3d2d2d1d0_d2d0_d3d2d2d2d2d1d0_d2d1d0_d2d2

    相同模式、GT 输出:

    然后、我将 EVM 编程为 K28.5测试模式:

    我想 EVM 和 FPGA 之间的链路是可以的。

    然后、我将一个200MHz 正弦信号从一个矢量发生器发送到 VIN 输入、并将已编程的 ADC 设定为正常模式。

    这是 GT 输出:

    以下是 JESD 除法器输出:

    我使用了您建议的"ADC12DJ3200参考设计6Gbps JMODE0"的水解器。 尽管它与 ADC12J4000的映射不匹配、但我认为我可以确定是否存在周期性信号。 有些样本看起来是周期性的、而另一些则不是周期性的。 当发生器频率加倍时、周期频率加倍的频率(我尝试使用100和200 MHz)。


    GT 状态 rxbyteisaligned_out 信号在斜坡模式下为高电平、在正常模式下为低电平。

    斜坡模式 gt 状态:

    ADC 编程序列如下:

    ADC12J4000
    0x0021 0x00 //启动所有寄存器的复位
    0x0021 0x01 //使复位无效
    0x0030 0xC0 // SYSREF 接收器和处理器打开
    0x0040 0x04 //为高速 PCB 设置串行器预加重
    0x0066 0x03 //启用时序优化的前台校准模式
    0x002B 0x13 //将保留寄存器更改为正确设置
    0x0208 0x07 //将超范围处理更改为最长间隔
    0x0051 0x84 //针对大信号优化校准
    0x0201 0x0E //扰频器关闭、KM1 = 3、DDR、JESD 禁用
    0x0200 0x30 //旁路模式、二进制补码
    0x0202 0x40 // P54 PLL 关闭、差分同步、正常数据模式
    0x0201 0x8F //扰频器关闭、KM1 = 3、DDR、JESD 启用
    0x0050 0x0E //启动前台校准

    为什么 rxbyteisaligned_out 信号为低电平? 可能我在配置中错过了什么?

    提前感谢。

    Dmitri。

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    你好,Dmitri
    斜坡模式位于八位位组级别。 八位位组值在每个通道中不断增加、直到达到 FF、然后滚动到00并继续斜升。
    如数据表和固件示例中所示、实际 ADC 数据从8个八位位组帧映射到5个12位样本和4个尾位。
    如果您遇到实际 ADC 数据问题、我预计12位采样和尾位不会始终正确解码。 仔细检查帧边界对齐是否一致。 然后、必须正确组合来自多个通道的数据以获得正确的采样顺序。
    ADC12J4000EVM 可能导致问题的另一个细节是串行数据对的极性相对于 FMC 标准反相。 在 Xilinx 接收器设置中、这可以很容易地得到补偿、但如果不加以处理、则会导致数据问题。
    此致、
    Jim B